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SN74LS109N

产品描述J-Kbar Flip-Flop, LS Series, 2-Func, Positive Edge Triggered, 2-Bit, Complementary Output, TTL, PDIP16, PLASTIC, DIP-16
产品类别逻辑    逻辑   
文件大小147KB,共4页
制造商Motorola ( NXP )
官网地址https://www.nxp.com
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SN74LS109N概述

J-Kbar Flip-Flop, LS Series, 2-Func, Positive Edge Triggered, 2-Bit, Complementary Output, TTL, PDIP16, PLASTIC, DIP-16

SN74LS109N规格参数

参数名称属性值
厂商名称Motorola ( NXP )
零件包装代码DIP
包装说明DIP,
针数16
Reach Compliance Codeunknown
系列LS
JESD-30 代码R-PDIP-T16
JESD-609代码e0
长度19.175 mm
逻辑集成电路类型J-KBAR FLIP-FLOP
位数2
功能数量2
端子数量16
最高工作温度70 °C
最低工作温度
输出极性COMPLEMENTARY
封装主体材料PLASTIC/EPOXY
封装代码DIP
封装形状RECTANGULAR
封装形式IN-LINE
传播延迟(tpd)40 ns
认证状态Not Qualified
座面最大高度4.44 mm
最大供电电压 (Vsup)5.25 V
最小供电电压 (Vsup)4.75 V
标称供电电压 (Vsup)5 V
表面贴装NO
技术TTL
温度等级COMMERCIAL
端子面层Tin/Lead (Sn/Pb)
端子形式THROUGH-HOLE
端子节距2.54 mm
端子位置DUAL
触发器类型POSITIVE EDGE
宽度7.62 mm
最小 fmax25 MHz
Base Number Matches1

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SN54/74LS109A
DUAL JK POSITIVE
EDGE-TRIGGERED FLIP-FLOP
The SN54/ 74LS109A consists of two high speed completely independent
transition clocked JK flip-flops. The clocking operation is independent of rise
and fall times of the clock waveform. The JK design allows operation as a D
flip-flop by simply connecting the J and K pins together.
LOGIC DIAGRAM
DUAL JK POSITIVE
EDGE-TRIGGERED FLIP-FLOP
LOW POWER SCHOTTKY
SET (SD)
5(11)
Q
CLEAR (CD)
1(15)
CLOCK
4(12)
Q
7(9)
J
2(14)
6(10)
J SUFFIX
CERAMIC
CASE 620-09
16
1
K
3(13)
16
1
N SUFFIX
PLASTIC
CASE 648-08
16
MODE SELECT — TRUTH TABLE
INPUTS
OPERATING MODE
SD
Set
Reset (Clear)
*Undetermined
Load “1” (Set)
Hold
Toggle
Load “0” (Reset)
L
H
L
H
H
H
H
CD
H
L
L
H
H
H
H
J
X
X
X
h
l
h
l
K
X
X
X
h
h
l
l
Q
H
L
H
H
q
q
L
Q
L
H
H
L
q
q
H
OUTPUTS
1
D SUFFIX
SOIC
CASE 751B-03
ORDERING INFORMATION
SN54LSXXXJ
SN74LSXXXN
SN74LSXXXD
Ceramic
Plastic
SOIC
LOGIC SYMBOL
5
11
* Both outputs will be HIGH while both SD and CD are LOW, but the output states
are unpredictable if SD and CD go HIGH simultaneously.
H, h = HIGH Voltage Level
L, I = LOW Voltage Level
X = Don’t Care
l, h (q) = Lower case letters indicate the state of the referenced input (or output)
l, h (q) =
one set-up time prior to the LOW to HIGH clock transition.
2
J
SD
Q
6
14
J
SD
Q
10
4
CP
7
CD
Q
12
CP
3
K
13
K
CD
Q
9
1
15
VCC = PIN 16
GND = PIN 8
FAST AND LS TTL DATA
5-181
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