EP610DM5962-35,EP610DM5962-35 pdf中文资料,EP610DM5962-35引脚图,EP610DM5962-35电路-Datasheet-电子工程世界

EP610DM5962-35: 产品描述UV PLD, 37ns, CMOS, CDIP24, 0.300 INCH, WINDOWED, CERDIP-24; 产品类别可编程逻辑器件可编程逻辑; 文件大小171KB，共6页; 制造商Altera (Intel)

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EP610DM5962-35概述

UV PLD, 37ns, CMOS, CDIP24, 0.300 INCH, WINDOWED, CERDIP-24

参数名称	属性值
厂商名称	Altera (Intel)
零件包装代码	DIP
包装说明	WDIP,
针数	24
Reach Compliance Code	unknown
ECCN代码	3A001.A.2.C
其他特性	MACROCELLS INTERCONNECTED BY GLOBAL BUS; 16 MACROCELLS; 2 EXTERNAL CLOCKS
最大时钟频率	28.6 MHz
JESD-30 代码	R-GDIP-T24
长度	31.75 mm
专用输入次数	4
I/O 线路数量	16
端子数量	24
最高工作温度	125 °C
最低工作温度	-55 °C
组织	4 DEDICATED INPUTS, 16 I/O
输出函数	MACROCELL
封装主体材料	CERAMIC, GLASS-SEALED
封装代码	WDIP
封装形状	RECTANGULAR
封装形式	IN-LINE, WINDOW
可编程逻辑类型	UV PLD
传播延迟	37 ns
认证状态	Not Qualified
座面最大高度	5.334 mm
最大供电电压	5.5 V
最小供电电压	4.5 V
标称供电电压	5 V
表面贴装	NO
技术	CMOS
温度等级	MILITARY
端子形式	THROUGH-HOLE
端子节距	2.54 mm
端子位置	DUAL
宽度	7.62 mm
Base Number Matches	1

器件捷径: A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF AG AH AI AJ AK AL AM AN AO AP AQ AR AS AT AU AV AW AX AY AZ B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF BG BH BI BJ BK BL BM BN BO BP BQ BR BS BT BU BV BW BX BY BZ C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CB CC CD CE CF CG CH CI CJ CK CL CM CN CO CP CQ CR CS CT CU CV CW CX CY CZ D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF DG DH DI DJ DK DL DM DN DO DP DQ DR DS DT DU DV DW DX DZ

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