Revision: 9/26/02
GS8161E18/32/36AD
Supplemental Datasheet Information
This supplemental information applies to the GS8161E18/36AT datasheet, which you
will find attached to this document. This supplement includes a new package offering
(the 165-bump BGA—Package D), as well as an additional organization (x32, which is
only offered in the 165 BGA for this part).
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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Revision: 9/26/02
GS8161E18/32/36AD
Supplemental Datasheet Information
165 Bump BGA—x18 Commom I/O—Top View (Package D)
1
A
B
C
D
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G
H
J
K
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FT
DQB
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DQB
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2
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NC
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TMS
6
E3
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A18
A1
A0
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BW
GW
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A
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9
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A
10
A
A
NC
NC
NC
NC
NC
NC
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DQA
DQA
DQA
NC
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NC
DQA
DQA
DQA
DQA
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NC
NC
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11 x 15 Bump BGA—13mm x 15 mm Body—1.0 mm Bump Pitch
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Revision: 9/26/02
GS8161E18/32/36AD
Supplemental Datasheet Information
165 Bump BGA—x32 Common I/O—Top View (Package D)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
DQC
DQC
DQC
DQC
FT
DQD
DQD
DQD
DQD
NC
NC
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2
A
A
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DQC
DQC
DQC
DQC
MCL
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DQD
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NC
NC
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E2
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TMS
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DQB
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11 x 15 Bump BGA—13mm x 15 mm Body—1.0 mm Bump Pitch
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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Revision: 9/26/02
GS8161E18/32/36AD
Supplemental Datasheet Information
165 Bump BGA—x36 Common I/O—Top View (Package D)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQC
DQC
DQC
DQC
DQC
FT
DQD
DQD
DQD
DQD
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NC
LBO
2
A
A
NC
DQC
DQC
DQC
DQC
MCL
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DQD
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NC
NC
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E2
V
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A
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E3
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DQB
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NC
DQB
DQB
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DQB
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ZZ
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DQA
DQA
DQA
DQA
A17
A
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
11 x 15 Bump BGA—13mm x 15 mm Body—1.0 mm Bump Pitch
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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Revision: 9/26/02
GS8161E18/32/36AD
Supplemental Datasheet Information
GS8161E18/32/36D 165-Bump BGA Pin Description
Symbol
A
0
, A
1
An
A
17,
A
18,
A
19
DQ
A1
–DQ
A9
DQ
B1
–DQ
B9
DQ
C1
–DQ
C9
DQ
D1
–DQ
D9
B
A
, B
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, B
C
, B
D
NC
CK
BW
GW
E
1
E
3
E
2
G
ADV
ADSC, ADSP
ZZ
FT
LBO
TMS
TDI
TDO
TCK
MCL
V
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SS
V
DDQ
Type
I
I
I
I/O
I
—
I
I
I
I
I
I
I
I
I
I
I
I
I
I
O
I
—
I
I
I
Description
Address field LSBs and Address Counter Preset Inputs
Address Inputs
Address Inputs
Data Input and Output pins
Byte Write Enable for DQ
A
, DQ
B
, DQ
C
, DQ
D
I/Os; active low
No Connect
Clock Input Signal; active high
Byte Write—Writes all enabled bytes; active low
Global Write Enable—Writes all bytes; active low
Chip Enable; active low
Chip Enable; active low
Chip Enable; active high
Output Enable; active low
Burst address counter advance enable; active l0w
Address Strobe (Processor, Cache Controller); active low
Sleep mode control; active high
Flow Through or Pipeline mode; active low
Linear Burst Order mode; active low
Scan Test Mode Select
Scan Test Data In
Scan Test Data Out
Scan Test Clock
Must Connect Low
Core power supply
I/O and Core Ground
Output driver power supply
5/8
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