Datasheet> 器件分类 > 存储> 存储> CY7C1381D-133BGCT

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CY7C1381D-133BGCT: 产品描述Cache SRAM, 512KX36, 6.5ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, BGA-119; 产品类别存储存储; 文件大小543KB，共29页; 制造商Cypress(赛普拉斯)

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CY7C1381D-133BGCT概述

Cache SRAM, 512KX36, 6.5ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, BGA-119

CY7C1381D-133BGCT规格参数

参数名称	属性值
厂商名称	Cypress(赛普拉斯)
零件包装代码	BGA
包装说明	14 X 22 MM, 2.40 MM HEIGHT, BGA-119
针数	119
Reach Compliance Code	unknown
ECCN代码	3A991.B.2.A
最长访问时间	6.5 ns
其他特性	FLOW-THROUGH ARCHITECTURE
JESD-30 代码	R-PBGA-B119
长度	22 mm
内存密度	18874368 bit
内存集成电路类型	CACHE SRAM
内存宽度	36
功能数量	1
端子数量	119
字数	524288 words
字数代码	512000
工作模式	SYNCHRONOUS
最高工作温度	70 °C
最低工作温度
组织	512KX36
封装主体材料	PLASTIC/EPOXY
封装代码	BGA
封装形状	RECTANGULAR
封装形式	GRID ARRAY
并行/串行	PARALLEL
认证状态	Not Qualified
座面最大高度	2.4 mm
最大供电电压 (Vsup)	3.6 V
最小供电电压 (Vsup)	3.135 V
标称供电电压 (Vsup)	3.3 V
表面贴装	YES
技术	CMOS
温度等级	COMMERCIAL
端子形式	BALL
端子节距	1.27 mm
端子位置	BOTTOM
宽度	14 mm
Base Number Matches	1

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CY7C1381D

CY7C1383D

18-Mbit (512K x 36/1M x 18)

Flow-Through SRAM

Features

• Supports 133-MHz bus operations

• 512K × 36/1M × 18 common I/O

• 3.3V core power supply (V

)

• 2.5V or 3.3V I/O supply (V

DDQ

)

• Fast clock-to-output time

— 6.5 ns (133-MHz version)

• Provide high-performance 2-1-1-1 access rate

•

User-selectable burst counter supporting Intel

Pentium

interleaved or linear burst sequences

• Separate processor and controller address strobes

• Synchronous self-timed write

• Asynchronous output enable

• Available in JEDEC-standard lead-free 100-pin TQFP,

lead-free and non-lead-free 119-ball BGA and 165-ball

FBGA package

• IEEE 1149.1 JTAG-Compatible Boundary Scan

• “ZZ” Sleep Mode option

Functional Description

[1]

The CY7C1381D/CY7C1383D is a 3.3V, 512K x 36 and 1M x

18 Synchronous Flow-through SRAMs, respectively designed

to interface with high-speed microprocessors with minimum

glue logic. Maximum access delay from clock rise is 6.5 ns

(133-MHz version). A 2-bit on-chip counter captures the first

address in a burst and increments the address automatically

for the rest of the burst access. All synchronous inputs are

gated by registers controlled by a positive-edge-triggered

Clock Input (CLK). The synchronous inputs include all

addresses, all data inputs, address-pipelining Chip Enable

(CE

), depth-expansion Chip Enables (CE

and CE

3[2]

), Burst

Control inputs (ADSC, ADSP, and ADV), Write Enables (BW

and BWE), and Global Write (GW). Asynchronous inputs

include the Output Enable (OE) and the ZZ pin.

The CY7C1381D/CY7C1383D allows either interleaved or

linear burst sequences, selected by the MODE input pin. A

HIGH selects an interleaved burst sequence, while a LOW

selects a linear burst sequence. Burst accesses can be

initiated with the Processor Address Strobe (ADSP) or the

cache Controller Address Strobe (ADSC) inputs. Address

advancement is controlled by the Address Advancement

(ADV) input.

Addresses and chip enables are registered at rising edge of

clock when either Address Strobe Processor (ADSP) or

Address Strobe Controller (ADSC) are active. Subsequent

burst addresses can be internally generated as controlled by

the Advance pin (ADV).

The CY7C1381D/CY7C1383D operates from a +3.3V core

power supply while all outputs may operate with either a +2.5

or +3.3V supply. All inputs and outputs are JEDEC-standard

JESD8-5-compatible.

Selection Guide

133 MHz

Maximum Access Time

Maximum Operating Current

Maximum CMOS Standby Current

6.5

210

100 MHz

8.5

175

Unit

Notes:

1. For best-practices recommendations, please refer to the Cypress application note

System Design Guidelines

on www.cypress.com.

2. CE

are for TQFP and 165 FBGA package only. 119 BGA is offered only in 1 Chip Enable.

Cypress Semiconductor Corporation

Document #: 38-05544 Rev. *E

•

198 Champion Court

•

San Jose

CA 95134-1709

•

408-943-2600

Revised June 23, 2006

CY7C1381D-133BGCT相似产品对比

	CY7C1381D-133BGCT	CY7C1381D-100BGCT	CY7C1383D-133BGCT	CY7C1381D-100BGIT
描述	Cache SRAM, 512KX36, 6.5ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, BGA-119	Cache SRAM, 512KX36, 8.5ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, BGA-119	Cache SRAM, 1MX18, 6.5ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, BGA-119	Cache SRAM, 512KX36, 8.5ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, BGA-119
零件包装代码	BGA	BGA	BGA	BGA
包装说明	14 X 22 MM, 2.40 MM HEIGHT, BGA-119	14 X 22 MM, 2.40 MM HEIGHT, BGA-119	14 X 22 MM, 2.40 MM HEIGHT, BGA-119	14 X 22 MM, 2.40 MM HEIGHT, BGA-119
针数	119	119	119	119
Reach Compliance Code	unknown	unknown	unknown	unknown
ECCN代码	3A991.B.2.A	3A991.B.2.A	3A991.B.2.A	3A991.B.2.A
最长访问时间	6.5 ns	8.5 ns	6.5 ns	8.5 ns
其他特性	FLOW-THROUGH ARCHITECTURE	FLOW-THROUGH ARCHITECTURE	FLOW-THROUGH ARCHITECTURE	FLOW-THROUGH ARCHITECTURE
JESD-30 代码	R-PBGA-B119	R-PBGA-B119	R-PBGA-B119	R-PBGA-B119
长度	22 mm	22 mm	22 mm	22 mm
内存密度	18874368 bit	18874368 bit	18874368 bit	18874368 bit
内存集成电路类型	CACHE SRAM	CACHE SRAM	CACHE SRAM	CACHE SRAM
内存宽度	36	36	18	36
功能数量	1	1	1	1
端子数量	119	119	119	119
字数	524288 words	524288 words	1048576 words	524288 words
字数代码	512000	512000	1000000	512000
工作模式	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS
最高工作温度	70 °C	70 °C	70 °C	85 °C
组织	512KX36	512KX36	1MX18	512KX36
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	BGA	BGA	BGA	BGA
封装形状	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR
封装形式	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY
并行/串行	PARALLEL	PARALLEL	PARALLEL	PARALLEL
认证状态	Not Qualified	Not Qualified	Not Qualified	Not Qualified
座面最大高度	2.4 mm	2.4 mm	2.4 mm	2.4 mm
最大供电电压 (Vsup)	3.6 V	3.6 V	3.6 V	3.6 V
最小供电电压 (Vsup)	3.135 V	3.135 V	3.135 V	3.135 V
标称供电电压 (Vsup)	3.3 V	3.3 V	3.3 V	3.3 V
表面贴装	YES	YES	YES	YES
技术	CMOS	CMOS	CMOS	CMOS
温度等级	COMMERCIAL	COMMERCIAL	COMMERCIAL	INDUSTRIAL
端子形式	BALL	BALL	BALL	BALL
端子节距	1.27 mm	1.27 mm	1.27 mm	1.27 mm
端子位置	BOTTOM	BOTTOM	BOTTOM	BOTTOM
宽度	14 mm	14 mm	14 mm	14 mm
Base Number Matches	1	1	1	-

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