Datasheet> 器件分类 > 存储> 存储> V54C3256404VDUK7PC

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V54C3256404VDUK7PC: 产品描述Synchronous DRAM, 64MX4, 5.4ns, CMOS, PBGA54, GREEN, MO-210, FBGA-54; 产品类别存储存储; 文件大小719KB，共56页; 制造商ProMOS Technologies Inc; 标准

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V54C3256404VDUK7PC概述

Synchronous DRAM, 64MX4, 5.4ns, CMOS, PBGA54, GREEN, MO-210, FBGA-54

V54C3256404VDUK7PC规格参数

参数名称	属性值
是否无铅	不含铅
是否Rohs认证	符合
零件包装代码	BGA
包装说明	TFBGA, BGA54,9X9,32
针数	54
Reach Compliance Code	compliant
ECCN代码	EAR99
访问模式	FOUR BANK PAGE BURST
最长访问时间	5.4 ns
其他特性	AUTO/SELF REFRESH
最大时钟频率 (fCLK)	143 MHz
I/O 类型	COMMON
交错的突发长度	1,2,4,8
JESD-30 代码	R-PBGA-B54
长度	13 mm
内存密度	268435456 bit
内存集成电路类型	SYNCHRONOUS DRAM
内存宽度	4
功能数量	1
端口数量	1
端子数量	54
字数	67108864 words
字数代码	64000000
工作模式	SYNCHRONOUS
最高工作温度	70 °C
最低工作温度
组织	64MX4
输出特性	3-STATE
封装主体材料	PLASTIC/EPOXY
封装代码	TFBGA
封装等效代码	BGA54,9X9,32
封装形状	RECTANGULAR
封装形式	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）	NOT SPECIFIED
电源	3.3 V
认证状态	Not Qualified
刷新周期	8192
座面最大高度	1.2 mm
自我刷新	YES
连续突发长度	1,2,4,8,FP
最大待机电流	0.001 A
最大压摆率	0.2 mA
最大供电电压 (Vsup)	3.6 V
最小供电电压 (Vsup)	3 V
标称供电电压 (Vsup)	3.3 V
表面贴装	YES
技术	CMOS
温度等级	COMMERCIAL
端子形式	BALL
端子节距	0.8 mm
端子位置	BOTTOM
处于峰值回流温度下的最长时间	NOT SPECIFIED
宽度	8 mm
Base Number Matches	1

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V54C3256(16/80/40)4VD

256Mbit SDRAM

(3.0~3.3) VOLT, TSOP II / FBGA PACKAGE

16M X 16, 32M X 8, 64M X 4

System Frequency (f

)

Clock Cycle Time (t

CK3

)

Clock Access Time (t

AC3

) CAS Latency = 3

Clock Access Time (t

AC2

) CAS Latency = 2

166 MHz

6 ns

5.4 ns

7PC

143 MHz

7 ns

5.4 ns

143 MHz

7 ns

5.4 ns

6 ns

Features

■

4 banks x 4Mbit x 16 organization

4 banks x 8Mbit x 8 organization

4 banks x16Mbit x 4 organization

High speed data transfer rates up to 166 MHz

Full Synchronous Dynamic RAM, with all signals

referenced to clock rising edge

Single Pulsed RAS Interface

Data Mask for Read/Write Control

Four Banks controlled by BA0 & BA1

Programmable CAS Latency: 2, 3

Programmable Wrap Sequence: Sequential or

Interleave

Programmable Burst Length:

1, 2, 4, 8, and full page for Sequential Type

1, 2, 4, 8 for Interleave Type

Multiple Burst Read with Single Write Operation

Automatic and Controlled Precharge Command

Random Column Address every CLK (1-N Rule)

Power Down Mode

Auto Refresh and Self Refresh

Refresh Interval: 8192 cycles/64 ms

Available in 54 Pin TSOP II, 60 Ball FBGA, 54

Ball FBGA

LVTTL Interface

Single (+3.0V~3.3 V)

±0.3

V Power Supply

Description

The V54C3256(16/80/40)4VD is a four bank Syn-

chronous DRAM organized as 4 banks x 4Mbit x 16,

4 banks x 8Mbit x 8, or 4 banks x 16Mbit x 4. The

V54C3256(16/80/40)4VD achieves high speed data

transfer rates up to 166 MHz by employing a chip

architecture that prefetches multiple bits and then

synchronizes the output data to a system clock

All of the control, address, data input and output

circuits are synchronized with the positive edge of

an externally supplied clock.

Operating the four memory banks in an inter-

leaved fashion allows random access operation to

occur at higher rate than is possible with standard

DRAMs. A sequential and gapless data rate of up to

166 MHz is possible depending on burst length,

CAS latency and speed grade of the device.

■

Device Usage Chart

Operating

Temperature

Range

0°C to 70°C

Package Outline

T/S

•

Access Time (ns)

•

Power

•

7PC

•

Std.

•

Temperature

Mark

Blank

V54C3256(16/80/40)4VD Rev. 1.9 August 2008

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