PLL/Frequency Synthesis Circuit,
参数名称 | 属性值 |
是否Rohs认证 | 符合 |
包装说明 | DIP, |
Reach Compliance Code | compliant |
其他特性 | SEATED HEIGHT CALCULATED |
模拟集成电路 - 其他类型 | PHASE LOCKED LOOP |
JESD-30 代码 | R-PDIP-T16 |
JESD-609代码 | e4 |
长度 | 20.32 mm |
功能数量 | 1 |
端子数量 | 16 |
最高工作温度 | 85 °C |
最低工作温度 | -40 °C |
封装主体材料 | PLASTIC/EPOXY |
封装代码 | DIP |
封装形状 | RECTANGULAR |
封装形式 | IN-LINE |
座面最大高度 | 4.69 mm |
最大供电电压 (Vsup) | 5.5 V |
最小供电电压 (Vsup) | 4.5 V |
标称供电电压 (Vsup) | 5 V |
表面贴装 | NO |
温度等级 | INDUSTRIAL |
端子面层 | Gold (Au) - with Nickel (Ni) barrier |
端子形式 | THROUGH-HOLE |
端子节距 | 2.54 mm |
端子位置 | DUAL |
宽度 | 7.62 mm |
Base Number Matches | 1 |
电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved