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74VHCT02ATTR

产品描述QUAD 2-INPUT NOR GATE
产品类别逻辑    逻辑   
文件大小153KB,共11页
制造商ST(意法半导体)
官网地址http://www.st.com/
标准
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74VHCT02ATTR概述

QUAD 2-INPUT NOR GATE

74VHCT02ATTR规格参数

参数名称属性值
是否无铅不含铅
是否Rohs认证符合
厂商名称ST(意法半导体)
零件包装代码TSSOP
包装说明TSSOP-14
针数14
Reach Compliance Codecompli
Is SamacsysN
系列AHCT/VHCT
JESD-30 代码R-PDSO-G14
JESD-609代码e4
长度5 mm
负载电容(CL)50 pF
逻辑集成电路类型NOR GATE
最大I(ol)0.008 A
功能数量4
输入次数2
端子数量14
最高工作温度125 °C
最低工作温度-55 °C
封装主体材料PLASTIC/EPOXY
封装代码TSSOP
封装等效代码TSSOP14,.25
封装形状RECTANGULAR
封装形式SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
包装方法TAPE AND REEL
峰值回流温度(摄氏度)NOT SPECIFIED
电源5 V
Prop。Delay @ Nom-Su9 ns
传播延迟(tpd)9 ns
认证状态Not Qualified
施密特触发器NO
座面最大高度1.2 mm
最大供电电压 (Vsup)5.5 V
最小供电电压 (Vsup)4.5 V
标称供电电压 (Vsup)5 V
表面贴装YES
技术CMOS
温度等级MILITARY
端子面层Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式GULL WING
端子节距0.65 mm
端子位置DUAL
处于峰值回流温度下的最长时间NOT SPECIFIED
宽度4.4 mm
Base Number Matches1

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74VHCT02A
QUAD 2-INPUT NOR GATE
s
s
s
s
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s
s
s
HIGH SPEED: t
PD
= 5ns (TYP.) at V
CC
= 5V
LOW POWER DISSIPATION:
I
CC
= 2
µA
(MAX.) at T
A
=25°C
COMPATIBLE WITH TTL OUTPUTS:
V
IH
= 2V (MIN.), V
IL
= 0.8V (MAX)
POWER DOWN PROTECTION ON INPUTS
& OUTPUTS
SYMMETRICAL OUTPUT IMPEDANCE:
|I
OH
| = I
OL
= 8 mA (MIN)
BALANCED PROPAGATION DELAYS:
t
PLH
t
PHL
OPERATING VOLTAGE RANGE:
V
CC
(OPR) = 4.5V to 5.5V
PIN AND FUNCTION COMPATIBLE WITH
74 SERIES 02
IMPROVED LATCH-UP IMMUNITY
LOW NOISE: V
OLP
= 0.8V (MAX.)
SOP
TSSOP
Table 1: Order Codes
PACKAGE
SOP
TSSOP
T&R
74VHCT02AMTR
74VHCT02ATTR
DESCRIPTION
The 74VHCT02A is an advanced high-speed
CMOS QUAD 2-INPUT NOR GATE fabricated
with sub-micron silicon gate and double-layer
metal wiring C
2
MOS technology.
The internal circuit is composed of 3 stages
including buffer output, which provides high noise
immunity and stable output.
Power down protection is provided on all inputs
and outputs and 0 to 7V can be accepted on
inputs with no regard to the supply voltage. This
device can be used to interface 5V to 3V since all
inputs are equipped with TTL threshold.
All inputs and outputs are equipped with
protection circuits against static discharge, giving
them 2KV ESD immunity and transient excess
voltage.
Figure 1: Pin Connection And IEC Logic Symbols
December 2004
Rev. 4
1/11

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