2GB, 4GB (x64, DR) 200-Pin DDR2 SDRAM SODIMM
Features
DDR2 SDRAM SODIMM
MT16HTS25664H – 2GB
1
MT16HTS51264H – 4GB
For component specifications, refer to Micron’s Web site:
www.micron.com
Features
• 200-pin, small outline dual in-line memory module
(SODIMM)
• Fast data transfer rates: PC2-3200, PC2-4200, or
PC2-5300
• 2GB (256 Meg x 64) and 4GB (512 Meg x 64)
• V
DD
= V
DD
Q = +1.8V
• V
DDSPD
= +1.7V to +3.6V
• JEDEC standard 1.8V I/O (SSTL_18-compatible)
• Differential data strobe (DQS, DQS#) option
• 4n-bit prefetch architecture
• Multiple internal device banks for concurrent
operation
• Programmable CAS latency (CL)
• Posted CAS additive latency (AL)
• WRITE latency = READ latency - 1
t
CK
• Programmable burst lengths (BL) 4 or 8
• Adjustable data-output drive strength
• 64ms, 8,192-cycle refresh
• On-die termination (ODT)
• Serial presence-detect (SPD) with EEPROM
• Gold edge contacts
• Dual rank, TwinDie
™
(2COB) DRAM devices
Figure 1:
200-Pin SODIMM (MO-224 R/C D)
PCB height: 30mm (1.18in)
Options
• Operating temperature
2
–
Commercial (0°C
≤
T
A
≤
+70°C)
–
Industrial (–40°C
≤
T
A
≤
+85°C)
• Package
–
200-pin DIMM (Pb-free)
• Frequency/CAS latency
–
3.0ns @ CL = 5 (DDR2-667)
–
3.75ns @ CL = 4 (DDR2-533)
–
5.0ns @ CL = 3 (DDR2-400)
3
Marking
None
I
Y
-667
-53E
-40E
Notes: 1. End of life.
2. Contact Micron for industrial temperature
module offerings.
3. Not recommended for new designs.
Table 1:
Key Timing Parameters
Industry
Nomenclature
PC2-5300
PC2-4200
PC2-3200
Data Rate (MT/s)
CL = 5
667
–
–
CL = 4
533
533
400
CL = 3
400
400
400
t
RCD
t
RP
t
RC
Speed Grade
-667
-53E
-40E
(ns)
15
15
15
(ns)
15
15
15
(ns)
55
55
55
PDF: 09005aef821e5bf3/Source: 09005aef82198d54
HTS16C256_512x64H.fm - Rev. B 10/07 EN
1
Micron Technology, Inc., reserves the right to change products or specifications without notice.
©2006 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.
2GB, 4GB (x64, DR) 200-Pin DDR2 SDRAM SODIMM
Features
Table 2:
Parameter
Refresh count
Row address
Device bank address
Device configuration
Column address
Module rank address
Addressing
2GB
8K
16K (A0–A13)
8 (BA0–BA2)
2Gb TwinDie (128 Meg x 8)
1K (A0–A9)
2 (S0#, S1#)
4GB
8K
32K (A0–A14)
8 (BA0–BA2)
4Gb TwinDie (256 Meg x 8)
1K (A0–A9)
2 (S0#, S1#)
Table 3:
Part Numbers and Timing Parameters – 2GB
Base device: MT47H256M8THJ,
1
2Gb TwinDie DDR2 SDRAM
Module
Density
2GB
2GB
2GB
Module
Bandwidth
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Clock Cycles
(CL-
t
RCD-
t
RP)
5-5-5
4-4-4
3-3-3
Part Number
2
Configuration
256 Meg x 64
256 Meg x 64
256 Meg x 64
MT16HTS25664HY-667__
MT16HTS25664HY-53E__
MT16HTS25664HY-40E__
Table 4:
Part Numbers and Timing Parameters – 4GB
Base device: MT47H512M8THM,
1
4Gb TwinDie DDR2 SDRAM
Module
Density
4GB
4GB
Module
Bandwidth
5.3 GB/s
4.3 GB/s
Memory Clock/
Data Rate
3.0ns/667 MT/s
3.75ns/533 MT/s
Clock Cycles
(CL-
t
RCD-
t
RP)
5-5-5
4-4-4
Part Number
2
MT16HTS51264HY-667__
MT16HTS51264HY-53E__
Notes:
Configuration
512 Meg x 64
512 Meg x 64
1. Data sheets for the base devices can be found on Micron’s Web site.
2. All part numbers end with a two-place code (not shown) that designates component and
PCB revisions. Consult factory for current revision codes.
Example: MT16HTS51264HY-667A1.
PDF: 09005aef821e5bf3/Source: 09005aef82198d54
HTS16C256_512x64H.fm - Rev. B 10/07 EN
2
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©2006 Micron Technology, Inc. All rights reserved.
2GB, 4GB (x64, DR) 200-Pin DDR2 SDRAM SODIMM
Pin Assignments and Descriptions
Pin Assignments and Descriptions
Table 5:
Pin Assignments
200-Pin SODIMM Front
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
V
REF
V
SS
DQ0
DQ1
V
SS
DQS0#
DQS0
V
SS
DQ2
DQ3
V
SS
DQ8
DQ9
V
SS
DQS1#
DQS1
Vss
DQ10
DQ11
V
SS
V
SS
DQ16
DQ17
V
SS
DQS2#
51
53
55
57
59
61
63
65
67
69
71
73
75
77
79
81
83
85
87
89
91
93
95
97
99
DQS2
V
SS
DQ18
DQ19
V
SS
DQ24
DQ25
V
SS
DM3
NC
V
SS
DQ26
DQ27
V
SS
CKE0
V
DD
NC
BA2
V
DD
A12
A9
A8
V
DD
A5
A3
Notes:
101
103
105
107
109
111
113
115
117
119
121
123
125
127
129
131
133
135
137
139
141
143
145
147
149
A1
V
DD
A10
BA0
WE#
V
DD
CAS#
S1#
V
DD
ODT1
V
SS
DQ32
DQ33
V
SS
DQS4#
DQS4
V
SS
DQ34
DQ35
V
SS
DQ40
DQ41
V
SS
DM5
V
SS
151
153
155
157
159
161
163
165
167
169
171
173
175
177
179
181
183
185
187
189
191
193
195
197
199
DQ42
DQ43
V
SS
DQ48
DQ49
V
SS
NC
V
SS
DQS6#
DQS6
V
SS
DQ50
DQ51
V
SS
DQ56
DQ57
V
SS
DM7
V
SS
DQ58
DQ59
V
SS
SDA
SCL
V
DDSPD
200-Pin SODIMM Back
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
V
SS
DQ4
DQ5
V
SS
DM0
V
SS
DQ6
DQ7
V
SS
DQ12
DQ13
V
SS
DM1
V
SS
CK0
CK0#
V
SS
DQ14
DQ15
V
SS
V
SS
DQ20
DQ21
V
SS
NC
52
DM2
54
V
SS
56
DQ22
58
DQ23
60
V
SS
62
DQ28
64
DQ29
66
V
SS
68 DQS3#
70
DQS3
72
V
SS
74
DQ30
76
DQ31
78
V
SS
80
CKE1
82
V
DD
84
NC
1
86 NC/A14
88
V
DD
90
A11
92
A7
94
A6
96
V
DD
98
A4
100
A2
102
104
106
108
110
112
114
116
118
120
122
124
126
128
130
132
134
136
138
140
142
144
146
148
150
A0
V
DD
BA1
RAS#
S0#
V
DD
ODT0
A13
V
DD
NC
V
SS
DQ36
DQ37
V
SS
DM4
V
SS
DQ38
DQ39
V
SS
DQ44
DQ45
V
SS
DQS5#
DQS5
V
SS
152
154
156
158
160
162
164
166
168
170
172
174
176
178
180
182
184
186
188
190
192
194
196
198
200
DQ46
DQ47
V
SS
DQ52
DQ53
V
SS
CK1
CK1#
V
SS
DM6
V
SS
DQ54
DQ55
V
SS
DQ60
DQ61
V
SS
DQS7#
DQS7
V
SS
DQ62
DQ63
V
SS
SA0
SA1
1. Pin 86 is NC for 2GB and A14 for 4GB.
PDF: 09005aef821e5bf3/Source: 09005aef82198d54
HTS16C256_512x64H.fm - Rev. B 10/07 EN
3
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©2006 Micron Technology, Inc. All rights reserved.
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Pin Assignments and Descriptions
Table 6:
Symbol
A0–A14
Pin Descriptions
Type
Description
Input
Address inputs:
Provide the row address for ACTIVE commands and the column address, and
(SSTL_18) auto precharge bit (A10) for READ/WRITE commands, to select one location out of the memory
array in the respective bank. A10 sampled during a PRECHARGE command determines whether
the PRECHARGE applies to one device bank (A10 LOW, device bank selected by BA0–BA2) or all
device banks (A10 HIGH). The address inputs also provide the op-code during a LOAD MODE
command. A0–A13 (2GB) and A0–A14 (4GB).
BA0–BA2
Input
Bank address inputs:
BA0–BA2 define to which device bank an ACTIVE, READ, WRITE, or
(SSTL_18) PRECHARGE command is being applied. BA0–BA2 define which mode register, including MR,
EMR, EMR(2), and EMR(3), is loaded during the LOAD MODE command.
CK0, CK0#
Input
Clock:
CK and CK# are differential clock inputs. All address and control input signals are
CK1, CK1#
(SSTL_18) sampled on the crossing of the positive edge of CK and the negative edge of CK#. Output data
(DQ and DQS/DQS#) is referenced to the crossings of CK and CK#.
CKE0, CKE1
Input
Clock enable:
CKE (registered HIGH) activates and CKE (registered LOW) deactivates clocking
(SSTL_18) circuitry on the DDR2 SDRAM.
DM0–DM7
Input
Data input mask:
DM is an input mask signal for write data. Input data is masked when DM is
(SSTL_18) sampled HIGH along with that input data during a WRITE access. DM is sampled on both edges
of DQS. Although DM pins are input-only, the DM loading is designed to match that of DQ and
DQS pins.
ODT0, ODT1
Input
On-die termination:
ODT (registered HIGH) enables termination resistance internal to the
(SSTL_18) DDR2 SDRAM. When enabled, ODT is only applied to each of the following pins: DQ, DQS,
DQS#, and DM. The ODT input will be ignored if disabled via the LOAD MODE command.
RAS#, CAS#,
Input
Command inputs:
RAS#, CAS#, and WE# (along with S#) define the command being entered.
WE#
(SSTL_18)
S0#, S1#
Input
Chip select:
S# enables (registered LOW) and disables (registered HIGH) the command decoder.
(SSTL_18) All commands are masked when S# is registered HIGH. S# provides for external rank selection
on systems with multiple ranks. S# is considered part of the command code.
SA0–SA1
Input
Presence-detect address inputs:
These pins are used to configure the presence-detect
(SSTL_18) devices.
SCL
Input
Serial clock for presence-detect:
SCL is used to synchronize the presence-detect data transfer
(SSTL_18) to and from the module.
DQ0–DQ63
I/O
Data input/output:
Bidirectional data bus.
(SSTL_18)
DQS0–DQS7,
I/O
Data strobe:
Output with read data, input with write data for source synchronous operation.
DQS0#–DQS7# (SSTL_18) Edge-aligned with read data, center-aligned with write data. DQS# is only used when
differential data strobe mode is enabled via the LOAD MODE command.
SDA
I/O
Serial presence-detect data:
SDA is a bidirectional pin used to transfer addresses and data
(SSTL_18) into and out of the presence-detect portion of the module.
Supply
Power supply:
+1.8 ±0.1V.
V
DD
Supply
Serial EEPROM positive power supply:
+1.7V to +3.6V.
V
DDSPD
Supply SSTL_18 reference voltage (V
DD
/2).
V
REF
V
SS
Supply Ground.
NC
–
No connect:
These pins are not connected on the module.
PDF: 09005aef821e5bf3/Source: 09005aef82198d54
HTS16C256_512x64H.fm - Rev. B 10/07 EN
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Functional Block Diagram
Functional Block Diagram
Figure 2:
S1#
S0#
DQS0#
DQS0
DM0
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1#
DQS1
DM1
DM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2#
DQS2
DM2
DM
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3#
DQS3
DM3
DM
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS#
DQ
DQS#
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS#
DQ
DQS#
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7#
DQS7
DM7
DM
CS#
DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS#
DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS#
DQ
DQS#
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6#
DQS6
DM6
DM
CS#
DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS#
DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS#
DQ
DQS#
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5#
DQS5
DM5
DM
CS#
DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS#
DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQS4#
DQS4
DM4
DM
CS#
DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS#
DQ
DQS#
Functional Block Diagram
U1b
U1t
U7b
U7t
U9b
U9t
U3b
U3t
U8b
U8t
U4b
U4t
U2b
U2t
U6b
U6t
BA0–BA2
A0–A13/A14
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
BA0–BA2: DDR2 SDRAM
A0–A13/A14: DDR2 SDRAM
RAS#: DDR2 SDRAM
CAS#: DDR2 SDRAM
WE#: DDR2 SDRAM
CKE0: Rank 0
CKE1: Rank 1
ODT0: Rank 0
ODT1: Rank 1
SCL
U5
SPD EEPROM
WP A0
A1 A2
V
SS
SA0 SA1 SA2
SDA
Rank 0 = U1b–U4b, U6b–U9b
Rank 1 = U1t–U4t, U6t–U9t
CK0
CK0#
U1, U2, U9, U8
V
DDSPD
V
DD
V
REF
V
SS
SPD EEPROM
DDR2 SDRAM
DDR2 SDRAM
DDR2 SDRAM, EEPROM
CK1
CK1#
U3, U4, U6, U7
PDF: 09005aef821e5bf3/Source: 09005aef82198d54
HTS16C256_512x64H.fm - Rev. B 10/07 EN
5
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