Datasheet> 器件分类 > 存储> 存储> NAND02GR3B2CZA6E

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NAND02GR3B2CZA6E: 产品描述256M X 8 FLASH 3V PROM, 25000 ns, PDSO48; 产品类别存储存储; 文件大小506KB，共62页; 制造商ST(意法半导体); 官网地址http://www.st.com/; 标准

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NAND02GR3B2CZA6E概述

256M X 8 FLASH 3V PROM, 25000 ns, PDSO48

256M × 8 FLASH 3V 可编程只读存储器, 25000 ns, PDSO48

NAND02GR3B2CZA6E规格参数

参数名称	属性值
是否Rohs认证	符合
厂商名称	ST(意法半导体)
零件包装代码	BGA
包装说明	TFBGA, BGA63,10X12,32
针数	63
Reach Compliance Code	compli
ECCN代码	3A991.B.1.A
最长访问时间	25000 ns
命令用户界面	YES
数据轮询	NO
JESD-30 代码	R-PBGA-B63
长度	12 mm
内存密度	2147483648 bi
内存集成电路类型	FLASH
内存宽度	8
功能数量	1
部门数/规模	2K
端子数量	63
字数	268435456 words
字数代码	256000000
工作模式	ASYNCHRONOUS
最高工作温度	85 °C
最低工作温度	-40 °C
组织	256MX8
封装主体材料	PLASTIC/EPOXY
封装代码	TFBGA
封装等效代码	BGA63,10X12,32
封装形状	RECTANGULAR
封装形式	GRID ARRAY, THIN PROFILE, FINE PITCH
页面大小	2K words
并行/串行	PARALLEL
峰值回流温度（摄氏度）	NOT SPECIFIED
电源	1.8 V
编程电压	1.8 V
认证状态	Not Qualified
就绪/忙碌	YES
座面最大高度	1.05 mm
部门规模	128K
最大待机电流	0.00005 A
最大压摆率	0.015 mA
最大供电电压 (Vsup)	1.95 V
最小供电电压 (Vsup)	1.7 V
标称供电电压 (Vsup)	1.8 V
表面贴装	YES
技术	CMOS
温度等级	INDUSTRIAL
端子形式	BALL
端子节距	0.8 mm
端子位置	BOTTOM
处于峰值回流温度下的最长时间	NOT SPECIFIED
切换位	NO
宽度	9.5 mm

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NAND01G-B2B

NAND02G-B2C

1 Gbit, 2 Gbit,

2112 Byte/1056 Word Page, 1.8V/3V, NAND Flash Memory

Features

■

High Density NAND Flash memories

–

Up to 2 Gbit memory array

Cost effective solutions for mass

storage applications

x8 or x16 bus width

Multiplexed Address/ Data

Pinout compatibility for all densities

FBGA

■

NAND interface

–

TSOP48 12 x 20mm

■

Supply voltage: 1.8V/3.0V

Page size

–

x8 device: (2048 + 64 spare) Bytes

x16 device: (1024 + 32 spare) Words

■

VFBGA63 9.5 x 12 x 1mm

VFBGA63 9 x 11 x 1mm

■

Block size

–

x8 device: (128K + 4K spare) Bytes

x16 device: (64K + 2K spare) Words

Random access: 25µs (max)

Sequential access: 30ns (min)

Page program time: 200µs (typ)

Serial Number option

Data protection

–

Hardware Block Locking

Hardware Program/Erase locked during

Power transitions

100,000 Program/Erase cycles

10 years Data Retention

■

Page Read/Program

–

■

Data integrity

–

■

Copy Back Program mode

Cache Program and Cache Read modes

Fast Block Erase: 2ms (typ)

Status Register

Electronic Signature

Chip Enable ‘don’t care’

Product List

Reference

NAND01G-B2B

■

ECOPACK

packages

Development tools

–

Error Correction Code models

Bad Blocks Management and Wear

Leveling algorithms

Hardware simulation models

Table 1.

Part Number

NAND01GR3B2B, NAND01GW3B2B

NAND01GR4B2B

NAND01GW4B2B

(1)

NAND02GR3B2C, NAND02GW3B2C

NAND02G-B2C

1. x16 organization only available for MCP Products.

NAND02GR4B2C, NAND02GW4B2C

(1)

November 2006

Rev 3

1/62

www.st.com

Contents

NAND01G-B2B, NAND02G-B2C

Contents

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Memory array organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.1

Bad blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Signals description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

3.1

3.2

3.3

3.4

3.5

3.6

3.7

3.8

3.9

3.10

3.11

Inputs/Outputs (I/O0-I/O7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Inputs/Outputs (I/O8-I/O15) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Address Latch Enable (AL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Command Latch Enable (CL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Chip Enable (E) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Read Enable (R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Write Enable (W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Write Protect (WP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Ready/Busy (RB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Bus operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

4.1

4.2

4.3

4.4

4.5

4.6

Command Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Address Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Data Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Write Protect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Standby . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Command Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

Device operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

6.1

Read Memory Array . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

6.1.1

6.1.2

Random Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Page Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

2/62

NAND01G-B2B, NAND02G-B2C

Contents

6.2

6.3

Cache Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Page Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

6.3.1

6.3.2

Sequential Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

Random Data Input in a page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

6.4

6.5

6.6

6.7

6.8

Copy Back Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Cache Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

Block Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Read Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

6.8.1

6.8.2

6.8.3

6.8.4

6.8.5

6.8.6

Write Protection Bit (SR7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

P/E/R Controller and Cache Ready/Busy Bit (SR6) . . . . . . . . . . . . . . . 31

P/E/R Controller Bit (SR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

Cache Program Error Bit (SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

Error Bit (SR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

SR4, SR3 and SR2 are Reserved . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

6.9

Read Electronic Signature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Data protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Software algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

8.1

8.2

8.3

8.4

8.5

8.6

Bad Block Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

NAND Flash memory failure modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

Garbage Collection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

Wear-leveling algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

Error Correction Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

Hardware Simulation models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

8.6.1

8.6.2

Behavioral simulation models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

IBIS simulations models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

Program and Erase Times and Endurance cycles . . . . . . . . . . . . . . . . 40

Maximum rating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

DC And AC parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

11.1

11.2

Ready/Busy Signal electrical characteristics . . . . . . . . . . . . . . . . . . . . . . 54

Data Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

3/62

NAND01G-B2B, NAND02G-B2C

List of tables

Table 1.

Table 2.

Table 3.

Table 4.

Table 5.

Table 6.

Table 7.

Table 8.

Table 9.

Table 10.

Table 11.

Table 12.

Table 13.

Table 14.

Table 15.

Table 16.

Table 17.

Table 18.

Table 19.

Table 20.

Table 21.

Table 22.

Table 23.

Table 24.

Table 25.

Table 26.

Table 27.

Table 28.

Table 29.

Table 30.

Product List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Product Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

Signal Names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

Valid Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Bus Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Address Insertion, x8 Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Address Insertion, x16 Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Address Definitions, x8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Address Definitions, x16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

Copy Back Program x8 Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Copy Back Program x16 Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Status Register Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

Electronic Signature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Electronic Signature Byte 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Electronic Signature Byte/Word 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

NAND Flash failure modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

Program, Erase Times and Program Erase Endurance Cycles . . . . . . . . . . . . . . . . . . . . . 40

Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

Operating and AC Measurement Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

DC Characteristics, 1.8V Devices. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

DC Characteristics, 3V Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

AC Characteristics for Command, Address, Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

AC Characteristics for Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

TSOP48 - 48 lead Plastic Thin Small Outline, 12 x 20 mm, Package Mechanical Data. . . 57

VFBGA63 9.5x12mm - 6x8 active ball array, 0.80mm pitch, Package Mechanical Data . . 58

VFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Mechanical Data . . . 59

Ordering Information Scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

5/62

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苹果首款折叠 iPhone 曝料：配自研 C2 基带芯片

8 月 25 日消息，彭博社的马克・古尔曼昨日（8 月 24 日）发布博文，曝料称苹果将于 2026 年推出其首款折叠手机（下文简称 iPhone Fold），一方面会明显减少屏幕折痕，另一方面将搭载其自研的 C2 基带芯片，并采用无 SIM 卡设计、Touch ID 解锁，测试机有黑、白两色。苹果为尽量减少折痕的视觉影响，决定将屏幕触控感应层由 on-cell 技术改为 in-cell 技术...[详细]
整合芯片、软件及平台为一体的可穿戴式设计

For healthcare professionals, accurate diagnosis and treatment are crucial for a clear picture of a person's health. However, healthcare professionals often rely on tests at medical facilities, cli...[详细]
速腾聚创：ADAS激光雷达收入下降，但机器人业务扛起大旗

毛利率从去年上半年的13.6%跃升至25.9%，几乎同比翻倍。 8月21日，速腾聚创发布了中期业绩报告，其中毛利率的增长非常亮眼。财报显示，速腾聚创今年上半年收今年第二季度达到了27.7%。其中 ADAS 的毛利率为19.4%，机器人及其他为41.5%，毛利率已经连续第6个季度稳步上升。在电话会上，速腾聚创CEO邱纯潮在业绩会上透露，在L4全球领域的领先企业中，速腾聚创合作的...[详细]
消息称三星正为 2nm 尖端制程导入 Hyper Cell 技术

8 月 22 日消息，韩媒 Nate 当地时间 20 日报道称，三星电子正在向其当下最先进的 2nm 级制程工艺中导入 Hyper Cell 技术，力图以晶体管设计上的更大灵活性提升性能与能效表现，增强工艺在 AI / HPC 芯片代工市场的竞争力。单元 (Cell) 是半导体芯片设计中最基本的单位，而传统的标准单元具有相对固定的高度尺寸和排列方式（即所谓的 6T 库、7.5T 库）。三星的 ...[详细]
STM32单片机的学习方法（方法大体适用所有开发版入门）

1，一款实用的开发板。这个是实验的基础，有时候软件仿真通过了，在板上并不一定能跑起来，而且有个开发板在手，什么东西都可以直观的看到，效果不是仿真能比的。但开发板不宜多，多了的话连自己都不知道该学哪个了，觉得这个也还可以，那个也不错，那就这个学半天，那个学半天，结果学个四不像。倒不如从一而终，学完一个在学另外一个。 2，两本参考资料，即《STM32 参考手册》和《Cortex-M3 权威指南》。...[详细]
是德科技携手新思科技运用AI进行射频设计迁移

是德科技将其电磁仿真器与新思科技的 AI 驱动射频设计迁移流程相结合，打造集成设计流程，助力从台积电 (TSMC) 的 N6RF+ 工艺技术迁移到 N4P 工艺技术。该迁移工作流程基于晶圆代工厂的模拟设计迁移 (ADM) 方法，旨在简化无源器件和设计组件的重新设计，使其符合先进的射频工艺规则。是德科技表示，该协作迁移工作流程充分利用了 N4P 工艺的性能提升，用于从 N6RF+ 迁移...[详细]
Power Integrations推出太阳能赛车专用参考设计，采用高效率氮化镓芯片

PowiGaN在轻载和满载时均实现95%高效率，满足关键的运行和安全功能需求澳大利亚达尔文及美国加州圣何塞， 2025年8月22日讯 –Power Integrations推出一款专为太阳能赛车量身定制的参考设计套件。与此同时，37支学生队伍已整装待发，将参加于8月24日开始的普利司通世界太阳能挑战赛，穿越澳洲内陆地区。该套件型号为RDK-85SLR，采用了PI™公司一款集成Po...[详细]
Plessey Semiconductors 被中国资本收购

Plessey Semiconductors 已被 Haylo Labs 收购。Haylo Labs 成立于去年 3 月，由中国科技公司歌尔股份提供 1 亿美元五年期贷款。 Haylo Labs 五个月前由成立两年的风险投资基金 Haylo Ventures 创立。Haylo Ventures 表示：“我们认识到整合分散但前景广阔的 MicroLED 行业的必要性，因此成立了 Haylo L...[详细]

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