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SY100E154JZ

产品描述5-BIT 2:1 MUX-LATCH
产品类别逻辑    逻辑   
文件大小60KB,共4页
制造商Microchip(微芯科技)
官网地址https://www.microchip.com
标准
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SY100E154JZ概述

5-BIT 2:1 MUX-LATCH

SY100E154JZ规格参数

参数名称属性值
是否Rohs认证符合
厂商名称Microchip(微芯科技)
零件包装代码QLCC
包装说明LEAD FREE, PLASTIC, LCC-28
针数28
Reach Compliance Codeunknow
其他特性FIVE 2:1 MUX FOLLOWED BY LATCH
系列100E
JESD-30 代码S-PQCC-J28
JESD-609代码e3
长度11.48 mm
逻辑集成电路类型D LATCH
湿度敏感等级2
位数5
功能数量1
端子数量28
最高工作温度85 °C
最低工作温度
输出特性OPEN-EMITTER
输出极性COMPLEMENTARY
封装主体材料PLASTIC/EPOXY
封装代码QCCJ
封装形状SQUARE
封装形式CHIP CARRIER
峰值回流温度(摄氏度)260
传播延迟(tpd)0.75 ns
认证状态Not Qualified
座面最大高度4.57 mm
表面贴装YES
技术ECL
温度等级COMMERCIAL EXTENDED
端子面层Matte Tin (Sn)
端子形式J BEND
端子节距1.27 mm
端子位置QUAD
处于峰值回流温度下的最长时间NOT SPECIFIED
触发器类型LOW LEVEL
宽度11.48 mm
Base Number Matches1

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Micrel, Inc.
5-BIT 2:1
MUX-LATCH
SY10E154
SY100E154
SY10E154
SY100E154
FEATURES
s
s
s
s
s
750ps max. LEN to output
Extended 100E V
EE
range of –4.2V to –5.5V
700ps max. D to output
Differential outputs
Asynchronous Master Reset
DESCRIPTION
The SY10/100E154 offer five 2:1 multiplexers followed
by latches with differential outputs, designed for use in
new, high-performance ECL systems. The two external
Latch-Enable signals (LEN
1
, LEN
2
) are gated through a
logical OR operation before use as control for the five
latches. When both LEN
1
and LEN
2
are at a logic LOW, the
latches are transparent, thus presenting the data from the
multiplexers at the output pins. If either LEN
1
or LEN
2
(or
both) are at a logic HIGH, the outputs are latched.
The multiplexer operation is controlled by the SEL(Select)
signal which selects one of the two bits of input data at each
mux to be passed through.
The MR (Master Reset) signal operates asynchronously
to make all Q outputs go to a logic LOW.
s
Dual latch-enables
s
Fully compatible with industry standard 10KH,
100K ECL levels
s
Internal 75K
input pulldown resistors
s
Fully compatible with Motorola MC10E/100E154
s
Available in 28-pin PLCC package
BLOCK DIAGRAM
PIN NAMES
Pin
Function
Input Data a
Input Data b
Data Select Input
Latch Enables
Master Reset
True Outputs
Inverted Outputs
V
CC
to Output
D
0a
MUX
D
0b
D
1a
MUX
D
1b
D
2a
MUX
D
2b
D
3a
MUX
D
3b
D
4a
MUX
D
4b
SEL
LEN
1
LEN
2
MR
SEL
SEL
SEL
SEL
SEL
D
Q
Q
0
Q
0
D
0a
–D
4a
D
0b
–D
4b
SEL
E Q
NR
D
Q
Q
1
Q
1
LEN
1
, LEN
2
MR
Q
0
–Q
4
Q
0
–Q
4
E Q
NR
D
Q
Q
2
Q
2
V
CCO
E Q
NR
D
Q
Q
3
Q
3
E Q
NR
D
Q
Q
4
Q
4
E Q
N R
M9999-032006
hbwhelp@micrel.com or (408) 955-1690
Rev.: E
Amendment: /0
1
Issue Date: March 2006
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