512MB, 1GB, 2GB (x72, ECC, DR) 240-Pin DDR2 SDRAM RDIMM
Features
DDR2 SDRAM Registered DIMM (RDIMM)
MT18HTF6472(P)D – 512MB
MT18HTF12872(P)D – 1GB
MT18HTF25672(P)D – 2GB
For component data sheets, refer to Micron’s Web site:
www.micron.com
Features
• 240-pin, registered dual in-line memory module
• Fast data transfer rates: PC2-3200, PC2-4200,
PC2-5300, or PC2-6400
• 512MB (64 Meg x 72), 1GB (128 Meg x 72),
2GB (256 Meg x 72)
• Supports ECC error detection and correction
• V
DD
= V
DD
Q = +1.8V
• V
DDSPD
= +1.7V to +3.6V
• JEDEC-standard 1.8V I/O (SSTL_18-compatible)
• Differential data strobe (DQS, DQS#) option
• 4n-bit prefetch architecture
• Dual rank
• Multiple internal device banks for concurrent
operation
• Programmable CAS# latency (CL)
• Posted CAS# additive latency (AL)
• WRITE latency = READ latency - 1
t
CK
• Programmable burst lengths: 4 or 8
• Adjustable data-output drive strength
• 64ms, 8,192-cycle refresh
• On-die termination (ODT)
• Serial presence-detect (SPD) with EEPROM
• Gold edge contacts
Figure 1:
240-Pin DIMM (MO-237 R/C G)
PCB height: 30mm (1.18in)
Options
• Parity
• Operating temperature
1
–
Commercial (0°C
≤
T
A
≤
+70°C)
–
Industrial (–40°C
≤
T
A
≤
+85°C)
• Package
–
240-pin DIMM (Pb-free)
• Frequency/CAS latency
2
–
2.5ns @ CL = 5 (DDR2-800)
3
–
2.5ns @ CL = 6 (DDR2-800)
3
–
3.0ns @ CL = 5 (DDR2-667)
–
3.75ns @ CL = 4 (DDR2-533)
–
5.0ns @ CL = 3 (DDR2-400)
• PCB height
–
30mm (1.18in)
Marking
P
None
I
Y
-80E
-800
-667
-53E
-40E
Notes: 1. Contact Micron for industrial temperature
module offerings.
2. CL = CAS (READ) latency; registered mode
will add one clock cycle to CL.
3. Not available in 512MB module density.
Table 1:
Speed
Grade
-80E
-800
-667
-53E
-40E
Key Timing Parameters
Industry
Nomenclature
PC2-6400
PC2-6400
PC2-5300
PC2-4200
PC2-3200
Data Rate (MT/s)
CL = 6
–
800
–
–
–
CL = 5
800
667
667
–
–
CL = 4
533
533
533
533
400
CL = 3
–
–
400
400
400
t
RCD
(ns)
12.5
15
15
15
15
RP
(ns)
12.5
15
15
15
15
t
RC
(ns)
55
55
55
55
55
t
PDF: 09005aef80e935cd/Source: 09005aef80e934a6
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1
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©2003 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.
512MB, 1GB, 2GB (x72, ECC, DR) 240-Pin DDR2 SDRAM RDIMM
Features
Table 2:
Addressing
512MB
Refresh count
Row address
Device bank address
Device page size per bank
Device configuration
Column address
Module rank address
8K
8K (A0–A12)
4 (BA0, BA1)
1KB
256Mb (32 Meg x 8)
1K (A0–A9)
2 (S0#, S1#)
1GB
8K
16K (A0–A13)
4 (BA0, BA1)
1KB
512Mb (64 Meg x 8)
1K (A0–A9)
2 (S0#, S1#)
2GB
8K
16K (A0–A13)
8 (BA0, BA1, BA2)
1KB
1Gb (128 Meg x 8)
1K (A0–A9)
2 (S0#, S1#)
Table 3:
Part Numbers and Timing Parameters – 512MB Modules
Base device: MT47H32M8
1
, 256Mb DDR2 SDRAM
Module
Density
512MB
512MB
512MB
Module
Bandwidth
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
5-5-5
4-4-4
3-3-3
Part Number
2
MT18HTF6472(P)DY-667__
MT18HTF6472(P)DY-53E__
MT18HTF6472(P)DY-40E__
Configuration
64 Meg x 72
64 Meg x 72
64 Meg x 72
Table 4:
Part Numbers and Timing Parameters – 1GB Modules
Base device: MT47H64M8
1
, 512Mb DDR2 SDRAM
Module
Density
1GB
1GB
1GB
1GB
1GB
Module
Bandwidth
6.2 GB/s
6.2 GB/s
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
2.5ns/800 MT/s
2.5ns/800 MT/s
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
5-5-5
6-6-6
5-5-5
4-4-4
3-3-3
Part Number
2
MT18HTF12872(P)DY-80E__
MT18HTF12872(P)DY-800__
MT18HTF12872(P)DY-667__
MT18HTF12872(P)DY-53E__
MT18HTF12872(P)DY-40E__
Configuration
128 Meg x 72
128 Meg x 72
128 Meg x 72
128 Meg x 72
128 Meg x 72
Table 5:
Part Numbers and Timing Parameters – 2GB Modules
Notes appear below; base device: MT47H128M8
1
, 1Gb DDR2 SDRAM
Module
Density
2GB
2GB
2GB
2GB
2GB
Module
Bandwith
6.2 GB/s
6.2 GB/s
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
2.5ns/800 MT/s
2.5ns/800 MT/s
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
5-5-5
6-6-6
5-5-5
4-4-4
3-3-3
Part Number
2
MT18HTF25672(P)DY-80E__
MT18HTF25672(P)DY-800__
MT18HTF25672(P)DY-667__
MT18HTF25672(P)DY-53E__
MT18HTF25672(P)DY-40E__
Notes:
Configuration
256 Meg x 72
256 Meg x 72
256 Meg x 72
256 Meg x 72
256 Meg x 72
1. Data sheets for the base devices can be found on Micron’s Web site.
2. All part numbers end with a two-place code (not shown), designating component and PCB
revisions. Consult factory for current revision codes. Example: MT18HTF12872(P)Y-667D2.
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Pin Assignments and Descriptions
Pin Assignments and Descriptions
Table 6:
Pin Assignments
240-Pin RDIMM Front
240-Pin RDIMM Back
Symbol
Pin Symbol Pin Symbol Pin Symbol Pin Symbol Pin Symbol Pin Symbol Pin Symbol Pin
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
V
REF
V
SS
DQ0
DQ1
V
SS
DQS0#
DQS0
V
SS
DQ2
DQ3
V
SS
DQ8
DQ9
V
SS
DQS1#
DQS1
V
SS
RESET#
NC
V
SS
DQ10
DQ11
V
SS
DQ16
DQ17
V
SS
DQS2#
DQS2
V
SS
DQ18
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
DQ19
V
SS
DQ24
DQ25
V
SS
DQS3#
DQS3
V
SS
DQ26
DQ27
V
SS
CB0
CB1
V
SS
DQS8#
DQS8
V
SS
CB2
CB3
V
SS
V
DD
Q
CKE0
V
DD
61
62
63
64
65
66
67
68
3
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
A4
V
DD
Q
A2
V
DD
V
SS
V
SS
V
DD
NC/
P
AR
_I
N
V
DD
A10/AP
BA0
V
DD
Q
WE#
CAS#
V
DD
Q
S1#
ODT1
V
DD
Q
V
SS
DQ32
DQ33
V
SS
DQS4#
DQS4
V
SS
DQ34
DQ35
V
SS
DQ40
DQ41
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
V
SS
DQS5#
DQS5
V
SS
DQ42
DQ43
V
SS
DQ48
DQ49
V
SS
SA2
NC
V
SS
DQS6#
DQS6
V
SS
DQ50
DQ51
V
SS
DQ56
DQ57
V
SS
DQS7#
DQS7
V
SS
DQ58
DQ59
V
SS
SDA
SCL
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
V
SS
DQ4
DQ5
V
SS
DM0/
DQS9
NC/
DQS9#
V
SS
DQ6
DQ7
V
SS
DQ12
DQ13
V
SS
DM1/
DQS10
NC/
DQS10#
V
SS
RFU
RFU
V
SS
DQ14
DQ15
V
SS
DQ20
DQ21
V
SS
DM2/
DQS11
NC/
DQS11#
V
SS
DQ22
DQ23
151
152
153
154
155
V
SS
DQ28
DQ29
V
SS
DM3/
DQS12
156
NC/
DQS12#
157
V
SS
158 DQ30
DQ31
V
SS
CB4
CB5
V
SS
DM8/
DQS17
NC/
DQS17#
V
SS
CB6
CB7
V
SS
V
DD
Q
CKE1
V
DD
NC
NC
V
DD
Q
A12
A9
V
DD
A8
A6
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
V
DD
Q
A3
A1
V
DD
CK0
CK0#
V
DD
A0
V
DD
BA1
V
DD
Q
RAS#
S0#
V
DD
Q
ODT0
211 DM5/DQS14
212 NC/DQS14#
213
V
SS
214
DQ46
215
DQ47
216
217
218
V
SS
DQ52
DQ53
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
219
V
SS
220
RFU
221
RFU
222
V
SS
223 DM6/DQS15
224 NC/DQS15#
225
V
SS
54
1
NC/BA2 84
55
2
NC/
85
E
RR
_O
UT
56
V
DD
Q
86
57
58
59
60
A11
A7
V
DD
A5
Notes:
1.
2.
3.
4.
87
88
89
90
196
4
NC/A13 226
DQ54
197
V
DD
227
DQ55
198
V
SS
228
V
SS
199
DQ36 229
DQ60
200
DQ37 230
DQ61
201
V
SS
231
V
SS
202
DM4/ 232 DM7/DQS16
DQS13
203
NC/
233 NC/DQS16#
DQS13#
204
V
SS
234
V
SS
205
DQ38 235
DQ62
206
207
208
209
210
DQ39
V
SS
DQ44
DQ45
V
SS
236
237
238
239
240
DQ63
V
SS
V
DDSPD
SA0
SA1
Pin 54 is NC for 512MB and 1GB, or BA2 for 2GB.
Pin 55 is NC for non-parity and E
RR
_O
UT
for parity.
Pin 68 is NC for non-parity and P
AR
_I
N
for parity.
Pin 196 is NC for 512MB or A13 for 1GB and 2GB.
PDF: 09005aef80e935cd/Source: 09005aef80e934a6
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Pin Assignments and Descriptions
Table 7:
Symbol
ODT0, ODT1
Pin Descriptions
Type
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Description
On-die termination:
ODT (registered HIGH) enables termination resistance internal to
the DDR2 SDRAM. When enabled, ODT is only applied to the following pins: DQ, DQS,
DQS#, and CB. The ODT input will be ignored if disabled via the LOAD MODE command.
Clock:
CK and CK# are differential clock inputs. All address and control input signals are
sampled on the crossing of the positive edge of CK and negative edge of CK#. Output
data (DQs and DQS/DQS#) is referenced to the crossings of CK and CK#.
Clock enable:
CKE (registered HIGH) activates and CKE (registered LOW) deactivates
clocking circuitry on the DDR2 SDRAM.
Chip select:
S# enables (registered LOW) and disables (registered HIGH) the command
decoder.
Command inputs:
RAS#, CAS#, and WE# (along with S#) define the command being
entered.
Bank address inputs:
BA0–BA1/BA2 define the device bank to which an ACTIVE, READ,
WRITE, or PRECHARGE command is being applied. BA0–BA1/BA2 define which mode
register, including MR, EMR, EMR(2), and EMR(3), is loaded during the LOAD MODE
command.
Address inputs:
Provide the row address for ACTIVE commands, and the column address
and auto precharge bit (A10) for READ/WRITE commands, to select one location out of the
memory array in the respective bank. A10 sampled during a PRECHARGE command
determines whether the PRECHARGE applies to one device bank (A10 LOW, device bank
selected by BA0–BA1/BA2) or all device banks (A10 HIGH). The address inputs also provide
the op-code during a LOAD MODE command.
Parity bit for the address and control bus.
Serial clock for presence-detect:
SCL is used to synchronize the presence-detect data
transfer to and from the module.
Presence-detect address inputs:
These pins are used to configure the presence-detect
device.
Asynchronously forces all registered outputs LOW when RESET# is LOW. This signal can be
used during power-up to ensure that CKE is LOW and DQs are High-Z.
Data strobe:
Output with read data, input with write data for source synchronous
operation. Edge-aligned with read data, center-aligned with write data. DQS# is only used
when differential data strobe mode is enabled via the LOAD MODE command.
Data input mask:
DM is an input mask signal for write data. Input data is masked when
DM is sampled HIGH, along with that input data, during a write access. DM is sampled on
both edges of DQS. Although DM pins are input-only, the DM loading is designed to
match that of DQ and DQS pins. If RDQS is disabled, DQS0–DQS17 become DM0–DM8 and
DQS9#–DQS17# are not used.
Data input/output:
Bidirectional data bus.
Check bits.
Serial presence-detect data:
SDA is a bidirectional pin used to transfer addresses and
data into and out of the presence-detect portion of the module.
Parity error found on the address and control bus.
Power supply:
1.8V ±0.1V.
SSTL_18 reference voltage.
Ground.
Serial EEPROM positive power supply:
+1.7V to +3.6V.
No connect:
These pins should be left unconnected.
Reserved for future use.
CK0, CK0#
CKE0, CKE1
S0#, S1#
RAS#, CAS#,
WE#
BA0, BA1
(512MB, 1GB)
BA0, BA1, BA2
(2GB)
A0–A12
(512MB)
A0–A13
(1GB, 2GB)
Input
(SSTL_18)
P
AR
_I
N
SCL
SA0–SA2
RESET#
DQS0–DQS8,
DQS0#–DQS17#
DM0–DM8
(DQS9–DQS17)
Input
(SSTL_18)
Input
Input
Input
(LVCMOS)
I/O (SSTL_18)
I/O (SSTL_18)
DQ0–DQ63
CB0–CB7
SDA
E
RR
_O
UT
V
DD
/V
DD
Q
V
REF
Vss
V
DDSPD
NC
RFU
I/O (SSTL_18)
I/O (SSTL_18)
I/O
Output
(open drain)
Supply
Supply
Supply
Supply
–
–
PDF: 09005aef80e935cd/Source: 09005aef80e934a6
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Functional Block Diagram
Functional Block Diagram
Figure 2:
Functional Block Diagram
RS1#
RS0#
DQS0
DQS0#
DM0/DQS9
NC/DQS9#
DM/
RDQS
DQS4
DQS4#
DM4/DQS13
NC/DQS13#
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U22
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DQS5#
DM5/DQS14
NC/DQS14#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U9
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
U16
DQS1
DQS1#
DM1/DQS10
NC/DQS10#
DM/
RDQS
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DQS2#
DM2/DQS11
NC/DQS11#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U2
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U21
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DQS6#
DM6/DQS15
NC/DQS15#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U10
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
U15
DM/
RDQS
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQS3#
DM3/DQS12
NC/DQS12#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U3
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U20
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DQS7#
DM7/DQS16
NC/DQS16#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U11
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
U14
DM/
RDQS
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS8
DQS8#
DM8/DQS17
NC/DQS17#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U4
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U19
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U12
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
U13
DM/
RDQS
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U5
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
U8
CK0
CK0#
RESET#
U18
PLL
U7
SCL
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
Register x 2
U6, U17
P
AR
_I
N
S0#
S1#
BA0–BA1/BA2
A0–A12/A13
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
RESET#
SPD EEPROM
WP A0
A1
A2
V
SS
SA0 SA1 SA2
SDA
R
E
G
I
S
T
E
R
S
E
RR
_O
UT
RS0#: U1–U5, U9–U12
RS1#: U13–U16, U18–U22
RBA0–RBA1/RBA2: DDR2 SDRAM
RA0–RA12/RA13: DDR2 SDRAM
RRAS#: DDR2 SDRAM
RCAS#: DDR2 SDRAM
RWE#: DDR2 SDRAM
RCKE0: U1–U5, U9–U12
RCKE1: U13–U16, U18–U22
RODT0: U1–U5, U9–U12
RODT1: U13–U16, U18–U22
V
DDSPD
V
DD
\V
DD
Q
V
REF
V
SS
SPD EEPROM
DDR2 SDRAM
DDR2 SDRAM
DDR2 SDRAM
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