8GB (x72, ECC, QR) 240-Pin DDR2 SDRAM RDIMM
Features
DDR2 SDRAM RDIMM
MT72HT(Z)S1G72P – 8GB
For the latest component data sheets, refer to Micron’s Web site:
www.micron.com
Features
• 240-pin, registered dual in-line memory module
(RDIMM)
• Quad rank, using 36 TwinDie
™
DRAM devices
• Fast data transfer rates: PC2-3200, PC2-4200,
or PC2-5300
• 8GB (1 Gig x 72)
• Supports ECC error detection and correction
• V
DD
= V
DD
Q = +1.8V
• V
DDSPD
= +1.7V to +3.6V
• JEDEC-standard 1.8V I/O (SSTL_18-compatible)
• Differential data strobe (DQS, DQS#) option
• 4n-bit prefetch architecture
• Multiple internal device banks for concurrent
operation
• Programmable CAS# latency (CL)
• Posted CAS# additive latency (AL)
• WRITE latency = READ latency - 1
t
CK
• Programmable burst lengths (BL) 4 or 8
• Adjustable data-output drive strength
• 64ms, 8,192-cycle refresh
• On-die termination (ODT)
• Register parity
• Serial presence-detect (SPD) with EEPROM
• Gold edge contacts
Figure 1:
240-Pin RDIMM (MO-237 R/C M)
PCB height: 30mm (1.181in)
Options
• Heat spreader
• Operating temperature
1
–
Commercial (0°C
≤
T
A
≤
+70°C)
–
Industrial (–40°C
≤
T
A
≤
+85°C)
• Package
–
240-pin DIMM (Pb-free)
• Frequency/CAS latency
2
–
3.0ns @ CL = 5 (DDR2-667)
–
3.75ns @ CL = 4 (DDR2-533)
–
5.0ns @ CL = 3 (DDR2-400)
3
Marking
Z
None
I
Y
-667
-53E
-40E
Notes: 1. Contact Micron for industrial temperature
module offerings.
2. CL = CAS (READ) latency; registered mode
will add one clock cycle to CL.
3. Not recommended for new designs.
Table 1:
Speed
Grade
-667
-53E
-40E
Key Timing Parameters
Data Rate (MT/s)
Industry Nomenclature
PC2-5300
PC2-4200
PC2-3200
CL = 5
667
–
–
CL = 4
533
533
400
CL = 3
400
400
400
t
RCD
(ns)
15
15
15
RP
(ns)
15
15
15
t
RC
(ns)
55
55
55
t
PDF: 09005aef82d283a8/Source: 09005aef82d28271
HTS72C1Gx72.fm - Rev. A 8/07 EN
1
Micron Technology, Inc., reserves the right to change products or specifications without notice.
©2007 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.
8GB (x72, ECC, QR) 240-Pin DDR2 SDRAM RDIMM
Features
Table 2:
Parameter
Refresh count
Row address
Device bank address
Device page size per bank
Device configuration
Column address
Module rank address
Addressing
8GB
8K
32K (A0–A13)
8 (BA0–BA2)
1KB
2Gb TwinDie™ (512 Meg x 4)
2K (A0–A9, A11)
4 (S0#–S3#)
Table 3:
Part Numbers and Timing Parameters – 8GB Modules
Base device: MT47H512M4THN,
1
2Gb TwinDie™ DDR2 SDRAM
Module
Density
8GB
8GB
8GB
8GB
8GB
8GB
Module
Bandwidth
5.3 GB/s
4.3 GB/s
3.2 GB/s
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Clock Cycles
(CL-
t
RCD-
t
RP)
5-5-5
4-4-4
3-3-3
5-5-5
4-4-4
3-3-3
Part Number
2
MT72HTS1G72PY-667__
MT72HTS1G72PY-53E__
MT72HTS1G72PY-40E__
MT72HTZS1G72PY-667__
MT72HTZS1G72PY-53E__
MT72HTZS1G72PY-40E__
Notes:
Configuration
1 Gig x 72
1 Gig x 72
1 Gig x 72
1 Gig x 72
1 Gig x 72
1 Gig x 72
1. Data sheets for the base device can be found on Micron’s Web site.
2. All part numbers end with a two-place code (not shown), designating component and PCB
revisions. Consult factory for current revision codes. Example: MT72HTS1G72PY-667E1.
PDF: 09005aef82d283a8/Source: 09005aef82d28271
HTS72C1Gx72.fm - Rev. A 8/07 EN
2
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8GB (x72, ECC, QR) 240-Pin DDR2 SDRAM RDIMM
Pin Assignments and Descriptions
Pin Assignments and Descriptions
Table 4:
Pin Assignments
240-Pin RDIMM Front
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
V
REF
V
SS
DQ0
DQ1
V
SS
DQS0#
DQS0
V
SS
DQ2
DQ3
V
SS
DQ8
DQ9
V
SS
DQS1#
DQS1
V
SS
RESET#
NC
V
SS
DQ10
DQ11
V
SS
DQ16
DQ17
V
SS
DQS2#
DQS2
V
SS
DQ18
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
DQ19
V
SS
DQ24
DQ25
V
SS
DQS3#
DQS3
V
SS
DQ26
DQ27
V
SS
CB0
CB1
V
SS
DQS8#
DQS8
V
SS
CB2
CB3
V
SS
V
DD
Q
CKE0
V
DD
BA2
E
RR
_O
UT
V
DD
Q
A11
A7
V
DD
A5
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
A4
V
DD
Q
A2
V
DD
V
SS
V
SS
V
DD
P
AR
_I
N
V
DD
A10
BA0
V
DD
Q
WE#
CAS#
V
DD
Q
S1#
ODT1
V
DD
Q
V
SS
DQ32
DQ33
V
SS
DQS4#
DQS4
V
SS
DQ34
DQ35
V
SS
DQ40
DQ41
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
V
SS
DQS5#
DQS5
V
SS
DQ42
DQ43
V
SS
DQ48
DQ49
V
SS
SA2
NC
V
SS
DQS6#
DQS6
V
SS
DQ50
DQ51
V
SS
DQ56
DQ57
V
SS
DQS7#
DQS7
V
SS
DQ58
DQ59
V
SS
SDA
SCL
240-Pin RDIMM Back
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
121
V
SS
151
V
SS
181 V
DD
Q 211 DQS14
122
DQ4
152 DQ28 182
A3
212 DQS14#
123
DQ5
153 DQ29 183
A1
213
V
SS
124
V
SS
154
V
SS
184
V
DD
214 DQ46
125 DQS9 155 DQS12 185
CK0
215 DQ47
126 DQS9# 156 DQS12# 186 CK0# 216
V
SS
127
V
SS
157
V
SS
187
V
DD
217 DQ52
128
DQ6
158 DQ30 188
A0
218 DQ53
129
DQ7
159 DQ31 189
V
DD
219
V
SS
130
V
SS
160
V
SS
190
BA1
220
S2#
131 DQ12 161
CB4
191 V
DD
Q 221
S3#
132 DQ13 162
CB5
192 RAS# 222
V
SS
133
V
SS
163
V
SS
193
S0#
223 DQS15
134 DQS10 164 DQS17 194 V
DD
Q 224 DQS15#
135 DQS10# 165 DQS17# 195 ODT0 225
V
SS
136
V
SS
166
V
SS
196
A13
226 DQ54
137
RFU
167
CB6
197
V
DD
227 DQ55
138
RFU
168
CB7
198
V
SS
228
V
SS
139
V
SS
169
V
SS
199 DQ36 229 DQ60
140 DQ14 170 V
DD
Q 200 DQ37 230 DQ61
141 DQ15 171 CKE1 201
V
SS
231
V
SS
142
V
SS
172
V
DD
202 DQS13 232 DQS16
143 DQ20 173
A15
203 DQS13# 233 DQS16#
234
V
SS
144 DQ21 174
A14
204
V
SS
145
V
SS
175 V
DD
Q 205 DQ38 235 DQ62
146 DQS11 176
A12
206 DQ39 236 DQ63
237
V
SS
147 DQS11# 177
A9
207
V
SS
148
V
SS
178
V
DD
208 DQ44 238 V
DDSPD
149 DQ22 179
A8
209 DQ45 239
SA0
240
SA1
150 DQ23 180
A6
210
V
SS
PDF: 09005aef82d283a8/Source: 09005aef82d28271
HTS72C1Gx72.fm - Rev. A 8/07 EN
3
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©2007 Micron Technology, Inc. All rights reserved.
8GB (x72, ECC, QR) 240-Pin DDR2 SDRAM RDIMM
Pin Assignments and Descriptions
Table 5:
Symbol
A0–A15
Pin Descriptions
Type
Input
(SSTL_18)
Description
Address inputs:
Provide the row address for ACTIVE commands, and the column address
and auto precharge bit (A10) for READ/WRITE commands, to select one location out of
the memory array in the respective bank. A10 sampled during a PRECHARGE command
determines whether the PRECHARGE applies to one device bank (A10 LOW, device bank
selected by BA0–BA2) or all device banks (A10 HIGH). The address inputs also provide the
op-code during a LOAD MODE command. A0–A13 (8GB), A14, and A15 are connected for
parity.
Bank address inputs:
BA0–BA2 define to which device bank an ACTIVE, READ, WRITE, or
PRECHARGE command is being applied. BA0–BA2 define which mode register, including
MR, EMR, EMR(2), and EMR(3), is loaded during the LOAD MODE command.
Clock:
CK and CK# are differential clock inputs. All address and control input signals are
sampled on the crossing of the positive edge of CK and the negative edge of CK#. Output
data (DQs and DQS/DQS#) is referenced to the crossings of CK and CK#.
Clock enable:
CKE (registered HIGH) activates and CKE (registered LOW) deactivates
clocking circuitry on the DDR2 SDRAM.
On-die termination:
ODT (registered HIGH) enables termination resistance internal to
the DDR2 SDRAM. When enabled, ODT is only applied to the following pins: DQ, DQS,
DQS#, and CB. The ODT input will be ignored if disabled via the LOAD MODE command.
Parity bit for the address and control bus.
Command inputs:
RAS#, CAS#, and WE# (along with S#) define the command being
entered.
Asynchronously forces all registered outputs LOW when RESET# is LOW. This signal can be
used during power-up to ensure that CKE is LOW and DQs are High-Z.
Chip select:
S# enables (registered LOW) and disables (registered HIGH) the command
decoder.
Presence-detect address inputs:
These pins are used to configure the presence-detect
devices.
Serial clock for presence-detect:
SCL is used to synchronize the presence-detect data
transfer to and from the module.
Check bits.
Data input/output:
Bidirectional data bus.
Data strobe:
Output with read data, input with write data for source synchronous
operation. Edge-aligned with read data, center-aligned with write data. DQS# is only used
when differential data strobe mode is enabled via the LOAD MODE command.
Serial presence-detect data:
SDA is a bidirectional pin used to transfer addresses and
data into and out of the presence-detect portion of the module.
Parity error found on the address and control bus.
Power supply:
1.8V ±0.1V.
Serial EEPROM positive power supply:
+1.7V to +3.6V.
SSTL_18 reference voltage V
DD
/2.
Ground.
No connect:
These pins should be left unconnected.
Reserved for future use.
BA0–BA2
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(LVCMOS)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
I/O
(SSTL_18)
I/O
(SSTL_18)
I/O
(SSTL_18)
I/O
(SSTL_18)
Output
(open drain)
Supply
Supply
Supply
Supply
–
–
CK0, CK0#
CKE0, CKE1
ODT0, ODT1
P
AR
_I
N
RAS#, CAS#,
WE#
RESET#
S0#–S3#
SA0–SA2
SCL
CB0–CB7
DQ0–DQ63
DQS0–DQS17,
DQS0#–DQS17#
SDA
E
RR
_O
UT
V
DD
/V
DD
Q
V
DDSPD
V
REF
V
SS
NC
RFU
PDF: 09005aef82d283a8/Source: 09005aef82d28271
HTS72C1Gx72.fm - Rev. A 8/07 EN
4
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8GB (x72, ECC, QR) 240-Pin DDR2 SDRAM RDIMM
Functional Block Diagram
Functional Block Diagram
Figure 2:
V
SS
RS3#
RS2#
RS1#
RS0#
Functional Block Diagram
DQS0
DQS0#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQS9
DQS9#
DQ4
DQ5
DQ6
DQ7
DQS10
DQS10#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ0
DQ1
DQ2
DQ3
DQS1
DQS1#
DQ
DQ
DQ
DQ
U1t
DQ
DQ
DQ
DQ
U1b
DQ
DQ
DQ
DQ
U40t
DQ
DQ
DQ
DQ
U40b
DQ
DQ
DQ
DQ
U30t
DQ
DQ
DQ
DQ
U30b
DQ
DQ
DQ
DQ
U11t
DQ
DQ
DQ
DQ
U11b
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ8
DQ9
DQ10
DQ11
DQS2
DQS2#
DQ
DQ
DQ
DQ
U2t
DQ
DQ
DQ
DQ
U2b
DQ
DQ
DQ
DQ
U39t
DQ
DQ
DQ
DQ
U39b
DQ12
DQ13
DQ14
DQ15
DQS11
DQS11#
DQ
DQ
DQ
DQ
U29t
DQ
DQ
DQ
DQ
U29b
DQ
DQ
DQ
DQ
U12t
DQ
DQ
DQ
DQ
U12b
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ16
DQ17
DQ18
DQ19
DQS3
DQS3#
DQ
DQ
DQ
DQ
U3t
DQ
DQ
DQ
DQ
U3b
DQ
DQ
DQ
DQ
U38t
DQ
DQ
DQ
DQ
U38b
DQ20
DQ21
DQ22
DQ23
DQS12
DQS12#
DQ
DQ
DQ
DQ
U28t
DQ
DQ
DQ
DQ
U28b
DQ
DQ
DQ
DQ
U13t
DQ
DQ
DQ
DQ
U13b
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ24
DQ25
DQ26
DQ27
DQS4
DQS4#
DQ
DQ
DQ
DQ
U4t
DQ
DQ
DQ
DQ
U4b
DQ
DQ
DQ
DQ
U37t
DQ
DQ
DQ
DQ
U37b
DQ28
DQ29
DQ30
DQ31
DQS13
DQS13#
DQ
DQ
DQ
DQ
U27t
DQ
DQ
DQ
DQ
U27b
DQ
DQ
DQ
DQ
U14t
DQ
DQ
DQ
DQ
U14b
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ32
DQ33
DQ34
DQ35
DQS5
DQS5#
DQ
DQ
DQ
DQ
U7t
DQ
DQ
DQ
DQ
U7b
DQ
DQ
DQ
DQ
U34t
DQ
DQ
DQ
DQ
U34b
DQ36
DQ37
DQ38
DQ39
DQS14
DQS14#
DQ
DQ
DQ
DQ
U24t
DQ
DQ
DQ
DQ
U24b
DQ
DQ
DQ
DQ
U17t
DQ
DQ
DQ
DQ
U17b
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ40
DQ41
DQ42
DQ43
DQS6
DQS6#
DQ
DQ
DQ
DQ
U8t
DQ
DQ
DQ
DQ
U8b
DQ
DQ
DQ
DQ
U33t
DQ
DQ
DQ
DQ
U33b
DQ44
DQ45
DQ46
DQ47
DQS15
DQS15#
DQ
DQ
DQ
DQ
U23t
DQ
DQ
DQ
DQ
U23b
DQ
DQ
DQ
DQ
U18t
DQ
DQ
DQ
DQ
U18b
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ48
DQ49
DQ50
DQ51
DQS7
DQS7#
DQ
DQ
DQ
DQ
U9t
DQ
DQ
DQ
DQ
U9b
DQ
DQ
DQ
DQ
U32t
DQ
DQ
DQ
DQ
U32b
DQ52
DQ53
DQ54
DQ55
DQS16
DQS16#
DQ
DQ
DQ
DQ
U22t
DQ
DQ
DQ
DQ
U22b
DQ
DQ
DQ
DQ
U19t
DQ
DQ
DQ
DQ
U19b
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ56
DQ57
DQ58
DQ59
DQS8
DQS8#
DQ
DQ
DQ
DQ
U10t
DQ
DQ
DQ
DQ
U10b
DQ
DQ
DQ
DQ
U31t
DQ
DQ
DQ
DQ
U31b
DQ60
DQ61
DQ62
DQ63
DQS17
DQS17#
DQ
DQ
DQ
DQ
U21t
DQ
DQ
DQ
DQ
U21b
DQ
DQ
DQ
DQ
U20t
DQ
DQ
DQ
DQ
U20b
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
CB0
CB1
CB2
CB3
DQ
DQ
DQ
DQ
U5t
DQ
DQ
DQ
DQ
U5b
DQ
DQ
DQ
DQ
U36t
DQ
DQ
DQ
DQ
U36b
CB4
CB5
CB6
CB7
DQ
DQ
DQ
DQ
U26t
DQ
DQ
DQ
DQ
U26b
DQ
DQ
DQ
DQ
U15t
DQ
DQ
DQ
DQ
U15b
U16, U35
S0#
S1#
S2#
S3#
BA0–BA2
A0–A15
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
P
AR
_I
N
RESET#
Rank 0 = U11b–U15b, U17b–U20b, U31b–U34b, U36b–U40b
Rank 1 = U11t–U15t, U17t–U20t, U31t–U34t, U36t–U40t
Rank 2 = U1b–U5b, U7b–U10b, U21b–U24b, U26b–U30b
Rank 3 = U1t–U5t, U7t–U10t, U21t–U24t, U26t–U30t
RS0#: Rank 0
RS1#: Rank 1
RS2#: Rank 2
U25
RS3#: Rank 3
RBA0–RBA2: DDR2 SDRAM
SCL
SPD EEPROM
RA0–RA13: DDR2 SDRAM
WP A0 A1 A2
RRAS#: DDR2 SDRAM
V
SS
SA0 SA1 SA2
RCAS#: DDR2 SDRAM
RWE#: DDR2 SDRAM
RCKE0: Rank 0, Rank 1
RCKE1: Rank 2, Rank 3
RODT0: Rank 0, Rank 1 ODT tied to V
SS
at SDRAM
RODT1: Rank 2, Rank 3 ODT tied to V
SS
at SDRAM
E
RR
_O
UT
U6
CK0
CK0#
RESET#
R
e
g
i
s
t
e
r
s
PLL
SDA
DDR2 SDRAM x 8
DDR2 SDRAM x 8
DDR2 SDRAM x 8
DDR2 SDRAM x 8
DDR2 SDRAM x 8
DDR2 SDRAM x 8
DDR2 SDRAM x 8
DDR2 SDRAM x 8
DDR2 SDRAM x 8
Register x 2
V
DDSPD
V
DD
/V
DD
Q
V
REF
V
SS
SPD EEPROM
DDR2 SDRAM
DDR2 SDRAM
DDR2 SDRAM
PDF: 09005aef82d283a8/Source: 09005aef82d28271
HTS72C1Gx72.fm - Rev. A 8/07 EN
5
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