Datasheet> 器件分类 > 存储> MT46V64M8CV-5B IT:J

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MT46V64M8CV-5B IT:J: 产品描述IC DRAM 512M PARALLEL 60FBGA; 产品类别存储; 文件大小2MB，共93页; 制造商Alliance Memory

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MT46V64M8CV-5B IT:J概述

IC DRAM 512M PARALLEL 60FBGA

MT46V64M8CV-5B IT:J规格参数

参数名称	属性值
存储器类型	易失
存储器格式	DRAM
技术	SDRAM - DDR
存储容量	512Mb （32M x 16）
时钟频率	200MHz
写周期时间 - 字，页	15ns
访问时间	700ps
存储器接口	并联
电压 - 电源	2.5 V ~ 2.7 V
工作温度	-40°C ~ 85°C（TA）
安装类型	表面贴装
封装/外壳	60-TFBGA
供应商器件封装	60-FBGA（8x12.5）

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512Mb: x4, x8, x16 DDR SDRAM

Features

Double Data Rate (DDR) SDRAM

MT46V128M4 – 32 Meg x 4 x 4 banks

MT46V64M8 – 16 Meg x 8 x 4 banks

MT46V32M16 – 8 Meg x 16 x 4 banks

Features

• V

= 2.5V ±0.2V, V

DDQ

= 2.5V ±0.2V

= 2.6V ±0.1V, V

DDQ

= 2.6V ±0.1V (DDR400)

• Bidirectional data strobe (DQS) transmitted/

received with data, i.e., source-synchronous data

capture (x16 has two – one per byte)

• Internal, pipelined double-data-rate (DDR)

architecture; two data accesses per clock cycle

• Differential clock inputs (CK and CK#)

• Commands entered on each positive CK edge

• DQS edge-aligned with data for READs; center-

aligned with data for WRITEs

• DLL to align DQ and DQS transitions with CK

• Four internal banks for concurrent operation

• Data mask (DM) for masking write data

(x16 has two – one per byte)

• Programmable burst lengths: 2, 4, or 8

• Auto refresh

–

64ms, 8192-cycle

• Longer-lead TSOP for improved reliability (OCPL)

• 2.5V I/O (SSTL_2 compatible)

• Concurrent auto precharge option is supported

•

RAS lockout supported (

RAP =

RCD)

Options

• Configuration

–

128 Meg x 4 (32 Meg x 4 x 4 banks)

–

64 Meg x 8 (16 Meg x 8 x 4 banks)

–

32 Meg x 16 (8 Meg x 16 x 4 banks)

• Plastic package

–

66-pin TSOP

–

66-pin TSOP (Pb-free)

–

60-ball FBGA (10mm x 12.5mm)

–

60-ball FBGA (10mm x 12.5mm) (Pb-free)

–

60-ball FBGA (8mm x 12.5mm)

–

60-ball FBGA (8mm x 12.5mm) (Pb-free)

• Timing – cycle time

–

5ns @ CL = 3 (DDR400)

–

6ns @ CL = 2.5 (DDR333) (FBGA only)

–

6ns @ CL = 2.5 (DDR333) (TSOP only)

• Self refresh

–

Standard

–

Low-power self refresh

• Temperature rating

–

Commercial (0°C to +70°C)

–

Industrial (–40°C to +85°C)

• Revision

–

x4, x8, x16

–

x4, x8, x16

Marking

128M4

64M8

32M16

-5B

-6

-6T

None

Notes: 1. DDR400 devices operating at < DDR333

conditions can use V

DDQ

= 2.5V +0.2V.

2. Available only on Revision F.

3. Available only on Revision J.

Table 1:

Key Timing Parameters

CL = CAS (READ) latency; data-out window is MIN clock rate with 50% duty cycle at CL = 2, CL = 2.5, or CL = 3

Speed

Grade

-5B

-6

-75E/-75Z

-75

Clock Rate (MHz)

CL = 2

133

100

CL = 2.5

167

133

CL = 3

200

n/a

Data-Out

Window

1.6ns

2.1ns

2.0ns

2.5ns

Access

Window

±0.70ns

±0.75ns

DQS–DQ

Skew

0.40ns

0.45ns

0.50ns

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512Mb: x4, x8, x16 DDR SDRAM

Table of Contents

State Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5

General Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5

Functional Block Diagrams. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6

Pin and Ball Assignments and Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8

Package Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12

Electrical Specifications – I

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15

Electrical Specifications – DC and AC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20

Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37

Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45

DESELECT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49

NO OPERATION (NOP). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49

LOAD MODE REGISTER (LMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49

ACTIVE (ACT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50

READ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51

WRITE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52

PRECHARGE (PRE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

BURST TERMINATE (BST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

AUTO REFRESH (AR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

SELF REFRESH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

INITIALIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

REGISTER DEFINITION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

ACTIVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

READ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

WRITE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74

PRECHARGE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87

AUTO REFRESH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89

SELF REFRESH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90

Power-down (CKE Not Active) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92

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512Mb_DDRTOC.fm - 512Mb DDR: Rev. Q; Core DDR Rev. E 7/11 EN

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512Mb: x4, x8, x16 DDR SDRAM

Functional Description

The DDR SDRAM uses a double data rate architecture to achieve high-speed operation.

The double data rate architecture is essentially a 2n-prefetch architecture with an inter-

face designed to transfer two data words per clock cycle at the I/O pins. A single read or

write access for the DDR SDRAM effectively consists of a single 2n-bit-wide, one-clock-

cycle data transfer at the internal DRAM core and two corresponding

n-bit-wide,

one-

half-clock-cycle data transfers at the I/O pins.

A bidirectional data strobe (DQS) is transmitted externally, along with data, for use in

data capture at the receiver. DQS is a strobe transmitted by the DDR SDRAM during

READs and by the memory controller during WRITEs. DQS is edge-aligned with data for

READs and center-aligned with data for WRITEs. The x16 offering has two data strobes,

one for the lower byte and one for the upper byte.

The DDR SDRAM operates from a differential clock (CK and CK#); the crossing of CK

going HIGH and CK# going LOW will be referred to as the positive edge of CK.

Commands (address and control signals) are registered at every positive edge of CK.

Input data is registered on both edges of DQS, and output data is referenced to both

edges of DQS, as well as to both edges of CK.

Read and write accesses to the DDR SDRAM are burst oriented; accesses start at a

selected location and continue for a programmed number of locations in a programmed

sequence. Accesses begin with the registration of an ACTIVE command, which may then

be followed by a READ or WRITE command. The address bits registered coincident with

the ACTIVE command are used to select the bank and row to be accessed. The address

bits registered coincident with the READ or WRITE command are used to select the bank

and the starting column location for the burst access.

The DDR SDRAM provides for programmable READ or WRITE burst lengths of 2, 4, or 8

locations. An auto precharge function may be enabled to provide a self-timed row

precharge that is initiated at the end of the burst access.

As with standard SDR SDRAMs, the pipelined, multibank architecture of DDR SDRAMs

allows for concurrent operation, thereby providing high effective bandwidth by hiding

row precharge and activation time.

An auto refresh mode is provided, along with a power-saving power-down mode. All

inputs are compatible with the JEDEC standard for SSTL_2. All full-drive option outputs

are SSTL_2, Class II compatible.

General Notes

• The functionality and the timing specifications discussed in this data sheet are for the

DLL-enabled mode of operation.

• Throughout the data sheet, the various figures and text refer to DQs as “DQ.” The DQ

term is to be interpreted as any and all DQ collectively, unless specifically stated

otherwise. Additionally, the x16 is divided into two bytes, the lower byte and upper

byte. For the lower byte (DQ[7:0]) DM refers to LDM and DQS refers to LDQS. For the

upper byte (DQ[15:8]) DM refers to UDM and DQS refers to UDQS.

• Complete functionality is described throughout the document and any page or

diagram may have been simplified to convey a topic and may not be inclusive of all

requirements.

• Any specific requirement takes precedence over a general statement.

PDF: 09005aef80768abb/Source: 09005aef82a95a3a

DDR_x4x8x16_Core1.fm - 512Mb DDR: Rev. Q; Core DDR Rev. E 7/11 EN

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MT46V64M8CV-5B IT:J相似产品对比

	MT46V64M8CV-5B IT:J	MT46V32M16CV-5B IT:J	MT46V32M16TG-5B IT:JTR
描述	IC DRAM 512M PARALLEL 60FBGA	IC DRAM 512M PARALLEL 60FBGA	IC DRAM 512M PARALLEL 66TSOP
存储器类型	易失	易失	易失
存储器格式	DRAM	DRAM	DRAM
技术	SDRAM - DDR	SDRAM - DDR	SDRAM - DDR
存储容量	512Mb （32M x 16）	512Mb （32M x 16）	512Mb （32M x 16）
时钟频率	200MHz	200MHz	200MHz
写周期时间 - 字，页	15ns	15ns	15ns
访问时间	700ps	55ns	700ps
存储器接口	并联	并联	并联
电压 - 电源	2.5 V ~ 2.7 V	2.5 V ~ 2.7 V	2.5 V ~ 2.7 V
工作温度	-40°C ~ 85°C（TA）	-40°C ~ 85°C（TA）	-40°C ~ 85°C（TA）
安装类型	表面贴装	表面贴装	表面贴装
封装/外壳	60-TFBGA	60-TFBGA	66-TSSOP（0.400"，10.16mm 宽）
供应商器件封装	60-FBGA（8x12.5）	60-FBGA（8x12.5）	66-TSOP

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2008 年 7 月 15 日美国晶像宣布推出全新的 InstaPort™ 技术，旨在提高 HDMI 数字电视 (DTV) 的智能性，进而缩短切换滞后时间。与此同时，该公司还推出了 Silicon Image SiI9285 、 SiI9287 、 SiI9251 与 SiI9261 等一系列配套使用的端口处理器，以及全...[详细]
免费高清频道为数字电视一体机产品开路

进入奥运年，我国数字电视普及、推广的步伐也随之加快，但由于转换方式、服务现状、资费等方面与消费者的实际需求不一致，致使数字电视的平移过程遭遇市场抵触，推广过程困难重重。不过，业内专家分析认为，随着中国首个地面数字高清频道正式开通以及地面数字电视一体机产品上市，中国数字电视产业将迎来新的“拐点”。 “随着北京奥运会的临近，能够直接收看奥运全程高清赛事转播的数字电视一体机产品成为消费者关注的焦点。...[详细]
飞兆的电平转换器简化SD卡应用设计

飞兆半导体公司 (Fairchild Semiconductor) 推出专为安全数字 (SD) 应用的设计人员而设能够简化其设计的低电压、双电源 SD 接口电平转换 FXL2SD106 ，具备内置的自动方向控制功能，可让器件感测和控制数据流动的方向，而无需方向控制接脚。这种自动方向控制功能降低了设计的复杂性，无需对控制方向的通用 I/O 接口 (GPIO) 进行编程...[详细]

器件捷径: A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF AG AH AI AJ AK AL AM AN AO AP AQ AR AS AT AU AV AW AX AY AZ B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF BG BH BI BJ BK BL BM BN BO BP BQ BR BS BT BU BV BW BX BY BZ C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CB CC CD CE CF CG CH CI CJ CK CL CM CN CO CP CQ CR CS CT CU CV CW CX CY CZ D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF DG DH DI DJ DK DL DM DN DO DP DQ DR DS DT DU DV DW DX DZ

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