240Pin DDR3L 1600 UDIMM
2GB Based on 256Mx8
AQD-D3L2GN16-SQ
Description
DDR3L Unbuffered DIMM is high-speed, low power
memory module that use 256Mx8bits DDR3L SDRAM in
FBGA package and a 2048 bits serial EEPROM on a
240-pin printed circuit board. DDR3L Unbuffered DIMM is
a Dual In-Line Memory Module and is intended for
mounting into 240-pin edge connector sockets.
Synchronous design allows precise cycle control with the
use of system clock. Data I/O transactions are possible
on both edges of DQS. Range of operation frequencies,
programmable latencies allow the same device to be
useful for a variety of high bandwidth, high performance
memory system applications.
CK0, /CK0,CK1, /CK1
CKE0, CKE1
ODT0, ODT1
/S0, /S1
/RAS
/CAS
Clock Input. (Differential pair)
Clock Enable Input.
On-die termination control line
DIMM rank select lines.
Row address strobe
Column address strobe
Write Enable
Data masks/high data strobes
Core power supply
I/O driver power supply
I/O reference supply
Command/address reference
V
REF
CA
V
DD
SPD
SA0~SA2
EEPROM
SCL
SDA
VSS
/RESET
VTT
NC
I2C serial bus clock for EEPROM
I2C serial bus data for EEPROM
Ground
Set DRAMs Known State
SDRAM I/O termination supply
No Connection
supply
SPD EEPROM power supply
I2C serial bus address select for
Pin Identification
Pin Identification
Symbol
A0~A14, BA0~BA2
DQ0~DQ63
DQS0~DQS7
/DQS0~/DQS7
Function
Address/Bank input
Bi-direction data bus.
Data strobes
Differential Data strobes
Features
RoHS compliant products.
JEDEC standard 1.35V(1.28V~1.45V) Power supply
JEDEC standard 1.5V(1.425V~1.575V) Power supply
VDDQ=1.35V(1.28V~1.45V) & 1.5V(1.425V~1.575V)
Clock Freq: 800MHZ for 1600Mb/s/Pin.
Programmable CAS Latency: 6, 7, 8, 9 ,10 ,11
Programmable Additive Latency (Posted /CAS):
0,CL-2 or CL-1 clock
Programmable /CAS Write Latency (CWL)
= 8(DDR3-1600)
8 bit pre-fetch
Burst Length: 4, 8
Bi-directional Differential Data-Strobe
Internal calibration through ZQ pin
On Die Termination with ODT pin
Serial presence detect with EEPROM
/WE
DM0~DM7
VDD
VDDQ
V
REF
DQ
Asynchronous reset
2
240Pin DDR3L 1600 UDIMM
2GB Based on 256Mx8
AQD-D3L2GN16-SQ
Block Diagram
2GB, 256Mx64 Module(1 Rank x8)
/S0
/D Q S 0
D Q S0
DM0
DM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
0
1
2
3
4
5
6
7
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
2
3
4
5
6
7
/C S D Q S /D Q S
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
32
33
34
35
36
37
38
39
/D Q S4
D Q S4
DM4
DM
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
2
3
4
5
6
7
/C S D Q S /D Q S
D0
D4
/D Q S1
D Q S1
DM1
DM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
8
9
10
11
12
13
14
15
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
2
3
4
5
6
7
/C S D Q S /D Q S
/D Q S5
D Q S5
DM5
DM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
40
41
42
43
44
45
46
47
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
2
3
4
5
6
7
/C S D Q S /D Q S
D1
D5
/D Q S2
D Q S2
DM2
DM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
16
17
18
19
20
21
22
23
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
2
3
4
5
6
7
/C S D Q S /D Q S
/D Q S6
D Q S6
DM6
DM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
48
49
50
51
52
53
54
55
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
2
3
4
5
6
7
/C S D Q S /D Q S
D2
D6
/D Q S3
D Q S3
DM3
DM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
24
25
26
27
28
29
30
31
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
2
3
4
5
6
7
/C S D Q S /D Q S
/D Q S7
D Q S7
DM7
DM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
56
57
58
59
60
61
62
63
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
2
3
4
5
6
7
/C S D Q S /D Q S
D3
D7
B A 0~B A 2
A 0~A 15
CKE0
/R A S
/C A S
/W E
ODT0
CK0
/C K 0
B A 0– B A 2: S D R A M s D 0– D 7
A 0-A 15: S D R A M s D 0– D 7
C K E : S D R A M s D 0– D 7
/R A S : S D R A M s D 0– D 7
/C A S : S D R A M s D 0– D 7
/W E : S D R A M s D 0– D 7
O D T : S D R A M s D 0– D 7
C K : S D R A M s D 0– D 7
/C K : S D R A M s D 0– D 7
E E PR O M
SC L
WP
A0 A1 A2
SA0 SA1SA2
V D D SPD
V D D /V D D Q
SD A
V R E FD Q
V SS
V R E FC A
E E PR O M
D 0~D 7
D 0~D 7
D 0~D 7
D 0~D 7
NOTE:
1. D Q -to-I/O w iring is show n as recom m ended but m ay be changed.
2. D Q ,D Q S ,/D Q S ,O D T ,D M ,C K E ,/S relationships m ust be
m aintained as show n.
3. D Q ,D M ,D Q S ,/D Q S resistors: R efer to associated topology
diagram .
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