Datasheet> 器件分类 > 半导体> 可编程逻辑器件> 10M08DAF484I7G

10M08DAF484I7G: 产品描述IC FPGA 250 I/O 484FBGA; 产品类别半导体可编程逻辑器件; 文件大小577KB，共69页; 制造商Intel(英特尔); 官网地址http://www.intel.com/; 标准

下载文档详细参数全文预览

10M08DAF484I7G在线购买

供应商	器件名称	价格	最低购买	库存
	10M08DAF484I7G	-	-	点击查看	点击购买

10M08DAF484I7G概述

IC FPGA 250 I/O 484FBGA

10M08DAF484I7G规格参数

参数名称	属性值
LAB/CLB 数	500
逻辑元件/单元数	8000
总 RAM 位数	387072
I/O 数	250
电压 - 电源	1.15 V ~ 1.25 V
安装类型	表面贴装
工作温度	-40°C ~ 100°C（TJ）
封装/外壳	484-BGA
供应商器件封装	484-FBGA（23x23）

文档预览

下载PDF文档

全文
预览

Intel

MAX

10 Clocking and PLL

User Guide

Updated for Intel

Quartus

Prime Design Suite:

18.0

Send Feedback

UG-M10CLKPLL | 2018.06.15

Latest document on the web:

PDF

HTML

Contents

1. Intel

MAX

10 Clocking and PLL Overview................................................................... 4

1.1. Clock Networks Overview........................................................................................4

1.2. Internal Oscillator Overview.................................................................................... 4

1.3. PLLs Overview.......................................................................................................4

2. Intel MAX 10 Clocking and PLL Architecture and Features.............................................. 6

2.1. Clock Networks Architecture and Features................................................................6

2.1.1. Global Clock Networks................................................................................6

2.1.2. Clock Pins Introduction............................................................................... 6

2.1.3. Clock Resources........................................................................................ 7

2.1.4. Global Clock Network Sources..................................................................... 7

2.1.5. Global Clock Control Block.......................................................................... 9

2.1.6. Global Clock Network Power Down............................................................. 11

2.1.7. Clock Enable Signals................................................................................ 12

2.2. Internal Oscillator Architecture and Features........................................................... 13

2.3. PLLs Architecture and Features............................................................................. 13

2.3.1. PLL Architecture.......................................................................................13

2.3.2. PLL Features........................................................................................... 15

2.3.3. PLL Locations.......................................................................................... 15

2.3.4. Clock Pin to PLL Connections..................................................................... 17

2.3.5. PLL Counter to GCLK Connections.............................................................. 17

2.3.6. PLL Control Signals.................................................................................. 18

2.3.7. Clock Feedback Modes.............................................................................. 19

2.3.8. PLL External Clock Output......................................................................... 23

2.3.9. ADC Clock Input from PLL......................................................................... 24

2.3.10. Spread-Spectrum Clocking...................................................................... 24

2.3.11. PLL Programmable Parameters................................................................. 24

2.3.12. Clock Switchover....................................................................................27

2.3.13. PLL Cascading........................................................................................31

2.3.14. PLL Reconfiguration................................................................................ 32

3. Intel MAX 10 Clocking and PLL Design Considerations.................................................. 34

3.1. Clock Networks Design Considerations.................................................................... 34

3.1.1. Guideline: Clock Enable Signals................................................................. 34

3.1.2. Guideline: Connectivity Restrictions............................................................ 34

3.2. Internal Oscillator Design Considerations................................................................ 34

3.2.1. Guideline: Connectivity Restrictions............................................................ 34

3.3. PLLs Design Considerations................................................................................... 35

3.3.1. Guideline: PLL Control Signals................................................................... 35

3.3.2. Guideline: Connectivity Restrictions............................................................ 35

3.3.3. Guideline: Self-Reset................................................................................ 35

3.3.4. Guideline: Output Clocks...........................................................................36

3.3.5. Guideline: PLL Cascading.......................................................................... 36

3.3.6. Guideline: Clock Switchover...................................................................... 37

3.3.7. Guideline: .mif Streaming in PLL Reconfiguration..........................................38

3.3.8. Guideline: scandone Signal for PLL Reconfiguration...................................... 38

Intel

MAX

10 Clocking and PLL User Guide

Contents

4. Intel MAX 10 Clocking and PLL Implementation Guides................................................ 39

4.1. ALTCLKCTRL Intel FPGA IP Core............................................................................. 39

4.2. ALTPLL Intel FPGA IP Core.....................................................................................39

4.2.1. Expanding the PLL Lock Range...................................................................40

4.2.2. Programmable Bandwidth with Advanced Parameters....................................41

4.2.3. PLL Dynamic Reconfiguration Implementation.............................................. 42

4.2.4. Dynamic Phase Configuration Implementation............................................. 46

4.3. ALTPLL_RECONFIG Intel FPGA IP Core.................................................................... 49

4.3.1. Obtaining the Resource Utilization Report................................................... 49

4.4. Internal Oscillator Intel FPGA IP Core..................................................................... 50

5. ALTCLKCTRL Intel FPGA IP Core References................................................................ 51

5.1. ALTCLKCTRL IP Core Parameters............................................................................ 51

5.2. ALTCLKCTRL IP Core Ports and Signals....................................................................52

6. ALTPLL Intel FPGA IP Core References......................................................................... 53

6.1. ALTPLL IP Core Parameters....................................................................................53

6.1.1. Operation Modes Parameter Settings.......................................................... 53

6.1.2. PLL Control Signals Parameter Settings....................................................... 53

6.1.3. Programmable Bandwidth Parameter Settings.............................................. 54

6.1.4. Clock Switchover Parameter Settings.......................................................... 54

6.1.5. PLL Dynamic Reconfiguration Parameter Settings......................................... 55

6.1.6. Dynamic Phase Configuration Parameter Settings......................................... 55

6.1.7. Output Clocks Parameter Settings.............................................................. 56

6.2. ALTPLL IP Core Ports and Signals........................................................................... 57

7. ALTPLL_RECONFIG Intel FPGA IP Core References...................................................... 60

7.1. ALTPLL_RECONFIG IP Core Parameters................................................................... 60

7.2. ALTPLL_RECONFIG IP Core Ports and Signals........................................................... 61

7.3. ALTPLL_RECONFIG IP Core Counter Settings............................................................63

8. Internal Oscillator Intel FPGA IP Core References........................................................ 66

8.1. Internal Oscillator IP Core Parameters.................................................................... 66

8.2. Internal Oscillator IP Core Ports and Signals............................................................ 66

9. Intel MAX 10 Clocking and PLL User Guide Archives..................................................... 67

10. Document Revision History for the Intel MAX 10 Clocking and PLL User Guide........... 68

Intel

MAX

10 Clocking and PLL User Guide

推荐资源

ccs错误: 这个错误怎么解决 ...; YAwei 微控制器 MCU

dsp&ccs学习: 小牛今年大三，学过了单片机，现在想学习dsp硬件，理论课程如《数字信号处理》、《随机信号》、《信号与系统》都已经学完了，但实验课程一直没有老师能够知道，学校有硬件，但师资不行，想从大 ......; 狗尾草嵌入式系统

单片机端口耐压值问题: 遇到一个情况，单片机的输出I/O端口通过一个上拉电阻和12V电源连接，感觉不靠谱啊想问一下，输出I/O的耐压值一般是多少的...; dabuyang Microchip MCU

小调查：有多少人需要购买ST传感器进行打板: 上周有网友问我要购买ST传感器的优惠渠道，因为作品的最终实测环节需要自己打板子。其他网友是否也有此需求呢？先做个小调查，有需要的网友跟帖说明型号和数量（不限于参赛的网友，调查面向 ......; nmg MEMS传感器

有关MSP430F149的时钟系统: 1、概述 MSP430F149有三个时钟源：外部LF（XT1一般为32.768K）,HF(XT2一般为8M),内部DCO。从时钟系统模块可得到三种时钟信号：MCLK,SMCLK,ACLK。上电默认状况下MCLK,SMCLK信号来自DCO， ......; Aguilera 微控制器 MCU

pb4.2下eboot下载29.1M内核！: pb4.2下eboot下载29.1M内核到27.7M时失败！打印信息时看到ebsimp.c中的 memcpy（pbdata，gpbdata，dwcopied）在目标地址大于0x8defffxx时死掉啦！请问eboot怎么修改？ ...; sdguanghui 嵌入式系统

USART波特率 vs SPI速率--学习笔记

　　本篇文章将与大家探讨USART波特率 vs SPI速率。这里提出一个问题，为什么USART的波特率是内核时钟的1/8或者1/16，而SPI最快的频率可以是内核时钟的1/2。　　请大家带着这个问题来阅读本文。　　　　串口和SPI内部时钟　　在回答上面问题之前，需要先了解STM32内部时钟的概念，尤其是串口和SPI的内部时钟。　　STM32里包含有系统时钟、AHB时钟和APB时钟...[详细]
单片机stm32串口分析

　　stm32作为现在嵌入式物联网单片机行业中经常要用多的技术，相信大家都有所接触，今天这篇就给大家详细的分析下有关于stm32的出口，还不是很清楚的朋友要注意看看了哦，在最后还会为大家分享有些关于stm32的视频资料便于学习参考。　　什么是串口　　UART : Universal Asynchronous Receiver/Transmitter 通用异步收发器　　USART : Uni...[详细]
韩企抱团，能否破解电池困境？

从全球领先到失去市场，韩国电池厂一直想要夺回失去的市场和尊严，但是面对以宁德时代和比亚迪为代表的中国电池厂商，却难以形成真正的竞争。根据统计，今年上半年，仅宁德时代和比亚迪就占全球电动汽车电池销量的 55%以上，高于 2024 年同期的53%。与此同时，韩国电池厂商LG Energy、SK On和三星SDI的合计市场份额下降至16.4%，比去年同期下降5.4%。虽然韩...[详细]
机械设计中常用的动密封，了解一下

设备动密封问题是伴随着设备的运行而始终存在的，今天特意为大家梳理出了动设备上常用的各类密封形式和使用范围以及特点，让大家能够对密封问题有一个更深的了解。一、填料密封填料密封按其结构特点可分为：软填料密封硬填料密封成型填料密封 1、软填料密封软填料类型：盘根盘根通常由较柔软的线状物编织而成，通过截面积是正方形的条状物填充在密封腔体内，靠压盖产生压紧力，压紧填料，迫使填料压...[详细]
硬盘录像机编码融入智能技术解析

DVR市场发展现状 DVR即数字视频录像机，相对于传统的模拟视频录像机，采用硬盘录像，故常常被称为硬盘录像机。它是一套进行图像存储处理的计算机系统，具有对图像/语音进行长时间录像、录音、远程监视和控制的功能。本文重点介绍DVR市场发展现状及未来发展趋势。 DVR市场发展现状伴随着DVR市场规模的扩大，市场的新进者不断增多，这使得DVR市场竞争异常激烈，产品同质化严重。现在随着高清智能摄像机的出...[详细]
浅谈液晶电视电磁兼容设计技术

液晶电视结构主要包括：液晶显示模块，电源模块，驱动模块(主要包括主驱动板和调谐器板)以及按键模块。一般液晶显示模块由生产厂商在生产前已经完成EMC的测试。这里主要介绍一下设计电源模块、驱动模块、按键模块,以及整机设计时应注意的电磁干扰问题。电磁兼容(EMC)是液晶电视设计中不可避免的重要问题。如果EMC设计不好，将会导致电视在播放的过程中出现水波纹以及频闪等问题，严重时将会导致无法收看。E...[详细]
SK 海力士开始量产 321 层 QLC NAND 闪存

8 月 25 日消息，SK 海力士公司宣布其 321 层 2Tb QLC NAND 闪存产品已完成开发并正式投入量产。这一成果标志着全球首次实现超过 300 层的 QLC 技术应用，为 NAND 存储密度树立了新的标杆。该公司计划在完成全球客户验证后，于明年上半年正式推出该产品。为提升新产品的成本竞争力，SK 海力士开发了一种容量为 2Tb 的设备，其容量是现有解决方案的两倍。为应对大容量 N...[详细]
“2025年7月中国充电桩增至1669.6万个，桩车比1:1.8满足新能源车增长”

8月22日，国家能源局发布最新数据，截至2025年7月底，我国电动汽车充电基础设施总数达到1669.6万个，同比增长53%。其中，公共充电设施为420.2万个，同比增长38%；私人充电设施为1249.4万个，同比增长58.8%。今年上半年，新能源汽车国内销量为587.8万辆，充电基础设施与新能源汽车的快速增长保持同步，桩车增量比为1:1.8，表明充电基础设施建设基本能够满足新能源汽车的快速发展需...[详细]
stm32内部Flash的读写操作

stm32的产品都有内置Flash，而且不同系列的产品其内置Flash的大小不尽相同，结构上也有差异，本文将对stm32f07x，stm32f10x，stm32f40x的内置Flash结构，以及如何进行读写操作做一个介绍。一、特性与构成 1.stm32f07x系列 2、stm32f10x系列　　　　　　　　　　3、stm32f40x系列　...[详细]
家电操作：安全第一

　您是否曾听说过“疯狂电器”的故事?比如微波炉自动启动;烤箱不需要任何人工指令就能启动预热功能。无线电和电磁接口在我们的世界里无所不在，因此确保家用电器的安全操作已变得越来越重要，这样我们才可以确信一家人外出度假时，烤箱不会烧毁房屋。　　IEC/UL 60730标准是由国际电工技术委员会(IEC)专门针对家电设备中的自动电气控制单元而制定的一套安全要求。该标准对家用电器的机械、电气、电子、...[详细]
智能手机发展趋势及设计中需要注意的问题

　　智能手机如今已成为人们必备的数码设备，以智能手机为中心日益繁多的应用，也在逐渐丰富着人们的生活。作为使用者，手机用户希望有更好的应用体验，更多的应用选择。从iPhone6、华为MATE7、三星GALAXY Note 4、S6及努比亚Z9等几款较新的机型可以看出，手机厂商在采用更高性能的处理器以提升整机性能的同时，也更加注重向用户提供新的应用体验。一些新的应用如健康及医疗相关的功能、移动支付、...[详细]
关于电动汽车在日常使用时的一些注意事项

电动车自燃的诱因基本上分为三种：第一种，碰撞事故而导致电池组件受到穿刺等致命的伤害，部分电池电解液与负极发生反应，随之正极和电解质都会发生分解，从而导致大规模短路并造成热失控起火燃烧；第二种，诱因则是外部温度过高或者电池组内部出现散热问题导致自燃，这里面一般对于温控系统有关，温控系统故障导致过热而产生自燃情况。最后一种，则是化学诱因，这与此前某品牌手机出现大规模爆炸的原理类似，都是由...[详细]
多电平逆变器的意思，需要高额定值的开关

多电平逆变器将DC信号转换成多电平阶梯波形。多电平逆变器的输出波形不是直接正负交替，而是多步交替。因为波形的平滑度与电压电平的数量成正比。因此，多电平逆变器将产生更平滑的波形。如前所述，较小步长的这一特性使其可用于实际应用。多电平逆变器是什么东西多电平逆变器的优势更好的电压波形:使用多电平逆变器，可以获得更好的电压波形。开关频率对于PWM操作可以进一步降低。使用低额定值设备的高电压...[详细]
全球电动汽车电池供需失衡：供应或达需求三倍以上

据日经新闻报道，调查发现，由于电动汽车需求降温，全球电动汽车电池供应量有望达到需求量的三倍以上，这为日本和美国等国家建立本土生产的举措带来了阻力。图片来源：宁德时代基于标普全球移动出行（S&P Global Mobility）的数据，日经新闻指出，电动汽车电池生产设施的总年产能预计将达到3,930 GWh，而需求量预计为1,161 GWh。到2026年，电动汽车电池供...[详细]
Teletrac Navman推出Multi IQ多摄像头行车记录仪

Teletrac Navman推出Multi IQ行车记录仪，这是一款基于云端、专为大型商用车运营商打造的解决方案。它最多可连接五个摄像头，覆盖车辆内部、侧面、后部等区域，配合内置的高清双前置和驾驶员侧行车记录仪，解决了大型车辆盲点问题。图片来源： Teletrac 该记录仪运用先进人工智能分析技术，能检测疲劳驾驶、分心驾驶等事件，并以高清格式记录。其集成于Teletrac Navm...[详细]

器件捷径: S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 SA SB SC SD SE SF SG SH SI SJ SK SL SM SN SO SP SQ SR SS ST SU SV SW SX SY SZ T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 TA TB TC TD TE TF TG TH TI TJ TK TL TM TN TO TP TQ TR TS TT TU TV TW TX TY TZ U0 U1 U2 U3 U4 U6 U7 U8 UA UB UC UD UE UF UG UH UI UJ UK UL UM UN UP UQ UR US UT UU UV UW UX UZ V0 V1 V2 V3 V4 V5 V6 V7 V8 V9 VA VB VC VD VE VF VG VH VI VJ VK VL VM VN VO VP VQ VR VS VT VU VV VW VX VY VZ W0 W1 W2 W3 W4 W5 W6 W7 W8 W9 WA WB WC WD WE WF WG WH WI WJ WK WL WM WN WO WP WR WS WT WU WV WW WY X0 X1 X2 X3 X4 X5 X7 X8 X9 XA XB XC XD XE XF XG XH XK XL XM XN XO XP XQ XR XS XT XU XV XW XX XY XZ Y0 Y1 Y2 Y4 Y5 Y6 Y9 YA YB YC YD YE YF YG YH YK YL YM YN YP YQ YR YS YT YX Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z8 ZA ZB ZC ZD ZE ZF ZG ZH ZJ ZL ZM ZN ZP ZR ZS ZT ZU ZV ZW ZX ZY

热门器件

开源项目推荐更多

热门活动更多

热门文章更多

技术资料推荐更多