204Pin DDR3 1600 1.35V SO-DIMM
4GB Based on 512Mx8
AQD-SD3L4GN16-SG
Description
AQD-SD3L4GN16-SG is DDR3 Unbuffered SO-DIMM,
non-ECC, high-speed, low power memory module that
use 8 pcs of 512Mx8bits DDR3 low voltage SDRAM in
FBGA package and a 2048 bits serial EEPROM on a
204-pin printed circuit board. AQD-SD3L4GN16-SG is a
Dual In-Line Memory Module and is intended for
mounting into 204-pin edge connector sockets.
Synchronous design allows precise cycle control with the
use of system clock. Data I/O transactions are possible
on both edges of DQS. Range of operation frequencies,
programmable latencies allow the same device to be
useful for a variety of high bandwidth, high performance
memory system applications.
CK0, /CK0,CK1, /CK1
CKE0, CKE1
ODT0, ODT1
/CS0, /CS1
/RAS
/CAS
/WE
DM0~DM7
VDD
V
REF
DQ/ V
REF
CA
VDDSPD
SA0~SA2
EEPROM
SCL
SDA
VSS
/RESET
VTT
NC
I2C serial bus clock for EEPROM
I2C serial bus data for EEPROM
Ground
Set DRAMs Known State
SDRAM I/O termination supply
No Connection
Clock Input. (Differential pair)
Clock Enable Input.
On-die termination control line
DIMM Rank Select Lines.
Row Address Strobe
Column Address Strobe
Write Enable
Data masks/high data strobes
Voltage power supply
Power Supply for Reference
SPD EEPROM Power Supply
I2C serial bus address select for
Pin Identification
Pin Identification
Symbol
A0~A15, BA0~BA2
DQ0~DQ63
DQS0~DQS7
/DQS0~/DQS7
Function
Address/Bank input
Data Input / Output.
Data strobes
Differential Data strobes
Features
RoHS compliant products.
JEDEC standard 1.35V(1.28V~1.45V) Power supply
JEDEC standard 1.5V(1.425V~1.575V) Power supply
VDDQ=1.35V(1.28V~1.45V) & 1.5V(1.425V~1.575V)
Clock Freq: 800MHZ for 1600Mb/s/Pin.
Programmable CAS Latency: 5, 6, 7, 8, 9, 10, 11
Programmable Additive Latency (Posted /CAS):
0,CL-2 or CL-1 clock
Programmable /CAS Write Latency (CWL)
= 8(DDR3-1600)
8 bit pre-fetch
Burst Length: 4, 8
Bi-directional Differential Data-Strobe
Internal calibration through ZQ pin
On Die Termination with ODT pin
Serial presence detect with EEPROM
Asynchronous reset
2
204Pin DDR3 1600 1.35V SO-DIMM
4GB Based on 512Mx8
AQD-SD3L4GN16-SG
Block Diagram
4GB, 512Mx64 Module(1 Rank x8)
/S0
/DQS0
DQS0
DM0
D
/C
DQS/DQS
M
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
/DQS4
DQS4
DQ
DM4
32
DQ
33
DQ
34
DQ
35
DQ
36
DQ
37
DQ
38
/DQS5
DQ
DQS5
DQ
39
DM5
40
DQ
41
DQ
42
DQ
43
DQ
44
DQ
45
DQ
46
/DQS6
DQ
DQS6
47
48
DM6
DQ
49
DQ
50
DQ
51
DQ
52
DQ
53
DQ
54
/DQS7
DQ
DQS7
DQ
55
DM7
56
DQ
57
DQ
58
DQ
59
DQ
60
DQ
61
DQ
EEPRO
62
DQ
M
63
D
/C
DQS/DQS
M
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
/DQS1
DQS1
DM1
DQ 8
DQ 9
DQ
10
DQ
11
DQ
12
DQ
13
DQ
14
DQ
/DQS2
15
DQ
DQS2
16
DM2
DQ
17
DQ
18
DQ
19
DQ
20
DQ
21
DQ
22
/DQS3
DQ
DQS3
DQ
23
DM3
24
DQ
25
DQ
26
DQ
27
DQ
28
DQ
29
DQ
30
DQ
BA0~BA2
31
D0
D4
D
/C
DQS/DQS
M
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
D1
D
/C
DQS/DQS
M
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
D5
D
/C
DQS/DQS
M
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
D2
D
/C
DQS/DQS
M
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
D6
D
/C
DQS/DQS
M
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
D3
D
/C
DQS/DQS
M
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
D7
A0~A15
CKE0
/RAS
/CAS
/WE
ODT0
CK0
/CK0
BA0–BA2: SDRAMs D0–D7
A0-A15: SDRAMs D0–D7
CKE: SDRAMs D0–D7
/RAS: SDRAMs D0–D7
/CAS: SDRAMs D0–D7
/WE: SDRAMs D0–D7
ODT: SDRAMs D0–D7
CK: SDRAMs D0–D7
/CK: SDRAMs D0–D7
SC
L
WP
A0 A1 A2
SA0SA1SA2
NOTE:
VDDSP
D
SD VDD/VDDQ
VREFD
A
QVS
VREFC
S
A
EEPRO
M
D0~D7
D0~D7
D0~D7
D0~D7
1. DQ-to-I/O wiring is shown as recommended but may be
2. changed.
DQ,DQS,/DQS,ODT,DM,CKE,/S relationships must be
3. maintained as shown.
DQ,DM,DQS,/DQS resistors: Refer to associated topology
diagram.
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