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7140SA100JGI

产品描述Dual-Port SRAM, 1KX8, 100ns, CMOS, PQCC52, 0.750 X 0.750 INCH, 0.170 INCH HEIGHT, GREEN, PLASTIC, LCC-52
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文件大小169KB,共21页
制造商IDT (Integrated Device Technology)
标准  
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7140SA100JGI概述

Dual-Port SRAM, 1KX8, 100ns, CMOS, PQCC52, 0.750 X 0.750 INCH, 0.170 INCH HEIGHT, GREEN, PLASTIC, LCC-52

7140SA100JGI规格参数

参数名称属性值
是否无铅不含铅
是否Rohs认证符合
厂商名称IDT (Integrated Device Technology)
零件包装代码LCC
包装说明QCCJ, LDCC52,.8SQ
针数52
Reach Compliance Codecompliant
ECCN代码EAR99
最长访问时间100 ns
I/O 类型COMMON
JESD-30 代码S-PQCC-J52
JESD-609代码e3
长度19.1262 mm
内存密度8192 bit
内存集成电路类型DUAL-PORT SRAM
内存宽度8
湿度敏感等级1
功能数量1
端口数量2
端子数量52
字数1024 words
字数代码1000
工作模式ASYNCHRONOUS
最高工作温度85 °C
最低工作温度-40 °C
组织1KX8
输出特性3-STATE
封装主体材料PLASTIC/EPOXY
封装代码QCCJ
封装等效代码LDCC52,.8SQ
封装形状SQUARE
封装形式CHIP CARRIER
并行/串行PARALLEL
峰值回流温度(摄氏度)225
电源5 V
认证状态Not Qualified
座面最大高度4.572 mm
最大待机电流0.03 A
最小待机电流4.5 V
最大压摆率0.19 mA
最大供电电压 (Vsup)5.5 V
最小供电电压 (Vsup)4.5 V
标称供电电压 (Vsup)5 V
表面贴装YES
技术CMOS
温度等级INDUSTRIAL
端子面层Matte Tin (Sn) - annealed
端子形式J BEND
端子节距1.27 mm
端子位置QUAD
处于峰值回流温度下的最长时间20
宽度19.1262 mm
Base Number Matches1

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HIGH SPEED
1K X 8 DUAL-PORT
STATIC SRAM
Features
IDT7130SA/LA
IDT7140SA/LA
High-speed access
– Commercial: 20/25/35/55/100ns (max.)
– Industrial: 25/55/100ns (max.)
– Military: 25/35/55/100ns (max.)
Low-power operation
– IDT7130/IDT7140SA
Active: 550mW (typ.)
Standby: 5mW (typ.)
– IDT7130/IDT7140LA
Active: 550mW (typ.)
Standby: 1mW (typ.)
MASTER IDT7130 easily expands data bus width to 16-or-
more-bits using SLAVE IDT7140
On-chip port arbitration logic (IDT7130 Only)
BUSY
output flag on IDT7130;
BUSY
input on IDT7140
INT
flag for port-to-port communication
Fully asynchronous operation from either port
Battery backup operation–2V data retention (LA only)
TTL-compatible, single 5V ±10% power supply
Military product compliant to MIL-PRF-38535 QML
Industrial temperature range (–40°C to +85°C) is available
for selected speeds
Available in 48-pin DIP, LCC and Ceramic Flatpack, 52-pin
PLCC, and 64-pin STQFP and TQFP
Green parts available, see ordering information
Functional Block Diagram
OE
L
CE
L
R/W
L
OE
R
CE
R
R/W
R
I/O
0L
- I/O
7L
I/O
Control
BUSY
L
(1,2)
I/O
0R
-I/O
7R
I/O
Control
BUSY
R
Address
Decoder
10
,
(1,2)
A
9L
A
0L
MEMORY
ARRAY
10
Address
Decoder
A
9R
A
0R
CE
L
OE
L
R/W
L
ARBITRATION
and
INTERRUPT
LOGIC
CE
R
OE
R
R/W
R
INT
L
(2)
INT
R
2689 drw 01
(2)
NOTES:
1. IDT7130 (MASTER):
BUSY
is open drain output and requires pullup resistor.
IDT7140 (SLAVE):
BUSY
is input.
2. Open drain output: requires pullup resistor.
FEBRUARY 2013
1
DSC-2689/15
©2013 Integrated Device Technology, Inc.
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