NJU6433B
PRELIMINARY
1/4 DUTY LCD DRIVER
GENERAL DESCRIPTION
The NJU6433B is a 1/4 duty LCD driver for segment type
LCD panel.
The LCD driver consists of 4-common and 50-segment
drives up to 200 segments.
The NJU6433B is useful for the digital tuning system or
others segment type display driver.
PACKAGE OUTLINE
NJU6433BFH1
FEATURES
50 Segment Drivers
Duty Ratio 1/4 (Up to 200-Segments)
Serial Data Transmission (Shift Clock 2MHz max.)
Oscillation Circuit On-chip (External Resistance Required)
Display Off Function (INHb Terminal)
Operating Voltage
2.4 to 5.5V
LCD Driving Voltage
6.5V Max.
Package Outline
Chip, QFP64-H1
C-MOS Technology
NJU6433BC
BLOCK DIAGRAM
SEG50
COM1
COM4
SEG1
Latch Circuit / Segment Driver
Shift
Register4
50-bit
Input
Select
Shift
Register3
50-bit
Input
Select
Shift
Register2
50-bit
Input
Select
Shift
Register1
50-bit
Decoder
Shift Register
Control Circuit
Common Driver
OSC1
OSC2
VDD
VLCD
VSS
INHb
Oscillation
Divider
Input
Select
LCD Driving
Voltage Circuit
Reset
Circuit
CE
DATA
MODE
SCL
Input Select Circuit
Ver.2012-10-23
-1-
NJU6433B
PAD LOCATION
48
49
33
32
Y
Chip Center
: X=0µm, Y=0µm
Chip Size
: X=3.20 mm, Y=3.20 mm
Chip Thickness : 400
µm
PAD Size
: X=99.2
µm,
Y=99.2
µm
PAD Pitch
: 171.2
µm
X
64
1
16
17
PAD COORDINATES
PAD
No.
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
X=
µm
-1279
-1107
-936
-765
-594
-423
-251
-80
91
262
433
605
776
947
1118
1289
1437
1437
1437
1437
1437
1437
1437
1437
Y=
µm
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1288
-1117
-946
-775
-603
-432
-261
-90
PAD
No.
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
Chip Size 3.20 x 3.20 mm(Chip Center
PAD
Terminal
X=
µm
Y=
µm
Terminal
No.
SEG
25
1437
81
49
SEG
49
SEG
26
1437
253
50
SEG
50
SEG
27
1437
424
51
OSC
1
SEG
28
1437
595
52
OSC
2
SEG
29
1437
766
53
V
DD
SEG
30
1437
937
54
V
SS
SEG
31
1437
1109
55
V
LCD
SEG
32
1437
1280
56
CE
SEG
33
1280
1437
57
SCL
SEG
34
1109
1437
58
DATA
SEG
35
937
1437
59
MODE
SEG
36
766
1437
60
INHX
SEG
37
595
1437
61
COM
4
SEG
38
424
1437
62
COM
3
SEG
39
253
1437
63
COM
2
SEG
40
81
1437
64
COM
1
SEG
41
-90
1437
SEG
42
-261
1437
SEG
43
-432
1437
SEG
44
-603
1437
SEG
45
-775
1437
SEG
46
-946
1437
SEG
47
-1117
1437
SEG
48
-1288
1437
X=0µm, Y=0µm)
X=
µm
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
-1437
Y=
µm
1280
1109
937
766
595
424
253
81
-90
-261
-432
-603
-775
-946
-1117
-1288
Terminal
SEG
1
SEG
2
SEG
3
SEG
4
SEG
5
SEG
6
SEG
7
SEG
8
SEG
9
SEG
10
SEG
11
SEG
12
SEG
13
SEG
14
SEG
15
SEG
16
SEG
17
SEG
18
SEG
19
SEG
20
SEG
21
SEG
22
SEG
23
SEG
24
-2-
Ver.2012-10-23
NJU6433B
PIN CONFIGURATION
B
TERMINAL DESCRIPTION
No.
1~50
61~64
51
52
53
54
55
SYMBOL
SEG
1
~SEG
50
COM
4
~COM
1
OSC
1
OSC
2
V
DD
V
SS
V
LCD
FUNCTION
LCD Segment Output Terminals
LCD Common Output Terminals
Oscillation Terminals :
External resistance is connected to these terminals.
Power Supply (+5V)
Power Supply (0V)
Power Supply for LCD Driving
The relation : 1.3V
DD
≥
|V
DD
- V
LCD
|, V
SS
≥
V
LCD
must be maintained.
Chip Enable Signal Input Terminal :
"H" : LCD display data and mode setting data input
"L" : Disable
Fall Edge : LCD display data latch
Serial Data Transmission Clock Input Terminal :
LCD display and Mode setting data are input synchronized
SCL clock signal rise edge.
Serial Data Input Terminal
Data input timing : SCL clock rise edge
Data or Mode Select Terminal
"H" : Data input mode
"L" : LCD display data input mode
(Refer the mode setting table for mode setting contents)
Display-Off Control Terminal :
When display goes to off, the display data in the shift-register is
retained.
"H" : Display-On
"L" : Display-Off
56
CE
57
58
SCL
DATA
59
MODE
60
INHb
Ver.2012-10-23
-3-
NJU6433B
FUNCTIONAL DESCRIPTION
(1) Operation of each block
(1-1) Oscillation Circuit
The oscillation circuit operates by connecting external resistance (capacitance is incorporated).
This circuit provides the clock signal to both common and segment drivers.
(1-2) Divider Circuit
This circuit divides the oscillating signal to generate the common and segment timing.
(1-3) Shift-Register
When the CE terminal is "H" (Enable mode), the display data is transferred to the shift-register
synchronized by the shift clock on the SCL terminal.
(1-4) Latch Circuit and Segment Driver
When the CE signal falling, the display data is latched, and the data controls the segment signal of
display-on/off.
(1-5) Common Driver
The Common driver generates driving waveform to common terminal.
(1-6) Reset Circuit
The Reset circuit is type of detectable voltage. It resets internal circuit when the power turns on.
-4-
Ver.2012-10-23
NJU6433B
(2) Mode Setting
The mode setting is composed of 4-bit, and selects the shift register that writes the display data by writing
data in the mode setting register. (Refer to "(4) Data Input Timing" for details.)
When the data (1,1,1,1) is input, “0” (All Display-off) is written in all shift registers.
The mode setting register is selected by CE="H" and MODE="H". The data is latched at the rising edge of
the SCL, and selected at falling edge of the CE.
Table 1. Mode Setting Table
Description
Shift register 1 is selected.
Shift register 2 is selected.
Shift register 3 is selected.
Shift register 4 is selected.
All Shift register (1~4) is selected, and data is written continuously.
All shift register is “0”.
Mode
1
2
3
4
5
F
Data
(MSB)
1,0,0,0
(LSB)
0,1,0,0
1,1,0,0
0,0,1,0
1,0,1,0
1,1,1,1
(3) Correspondence of the transfer data and output terminal
The display data is written by CE="H" and MODE="L". The data is latched at the rising edge of the SCL, and
written at falling edge of the CE.
The correspondence of the data and the output terminals is as follows.
Output
Terminal
COM
1
D1
D5
D9
D13
D17
D21
D25
D29
D33
D37
D41
D45
D49
D53
D57
D61
D65
D69
D73
D77
D81
D85
D89
D93
D97
COM
2
D2
D6
D10
D14
D18
D22
D26
D30
D34
D38
D42
D46
D50
D54
D58
D62
D66
D70
D74
D78
D82
D86
D90
D94
D98
COM
3
D3
D7
D11
D15
D19
D23
D27
D31
D35
D39
D43
D47
D51
D55
D59
D63
D67
D71
D75
D79
D83
D87
D91
D95
D99
COM
4
D4
D8
D12
D16
D20
D24
D28
D32
D36
D40
D44
D48
D52
D56
D60
D64
D68
D72
D76
D80
D84
D88
D92
D96
D100
Output
Terminal
COM
1
D101
D105
D109
D113
D117
D121
D125
D129
D133
D137
D141
D145
D149
D153
D157
D161
D165
D169
D173
D177
D181
D185
D189
D193
D197
COM
2
D102
D106
D110
D114
D118
D122
D126
D130
D134
D138
D142
D146
D150
D154
D158
D162
D166
D170
D174
D178
D182
D186
D190
D194
D198
COM
3
D103
D107
D111
D115
D119
D123
D127
D131
D135
D139
D143
D147
D151
D155
D159
D163
D167
D171
D175
D179
D183
D187
D191
D195
D199
COM
4
D104
D108
D112
D116
D120
D124
D128
D132
D136
D140
D144
D148
D152
D156
D160
D164
D168
D172
D176
D180
D184
D188
D192
D196
D200
SEG
1
SEG
2
SEG
3
SEG
4
SEG
5
SEG
6
SEG
7
SEG
8
SEG
9
SEG
10
SEG
11
SEG
12
SEG
13
SEG
14
SEG
15
SEG
16
SEG
17
SEG
18
SEG
19
SEG
20
SEG
21
SEG
22
SEG
23
SEG
24
SEG
25
SEG
26
SEG
27
SEG
28
SEG
29
SEG
30
SEG
31
SEG
32
SEG
33
SEG
34
SEG
35
SEG
36
SEG
37
SEG
38
SEG
39
SEG
40
SEG
41
SEG
42
SEG
43
SEG
44
SEG
45
SEG
46
SEG
47
SEG
48
SEG
49
SEG
50
Correspondence of the transfer data and Segment Status
Transfer Data
”H”
”L”
Segment Status
ON
OFF
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