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70T659S12BCI

产品描述SRAM 128K X36 STD-PWR 2.5V DUAL PORT RAM
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文件大小251KB,共29页
制造商IDT (Integrated Device Technology)
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70T659S12BCI在线购买

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70T659S12BCI概述

SRAM 128K X36 STD-PWR 2.5V DUAL PORT RAM

70T659S12BCI规格参数

参数名称属性值
Brand NameIntegrated Device Technology
是否无铅含铅
是否Rohs认证不符合
厂商名称IDT (Integrated Device Technology)
零件包装代码CABGA
包装说明LBGA, BGA256,16X16,40
针数256
制造商包装代码BC256
Reach Compliance Codenot_compliant
ECCN代码3A991.B.2.A
Samacsys DescriptionCHIP ARRAY BGA 17.0 X 1.7.0 MM X 1.0 MM
最长访问时间12 ns
I/O 类型COMMON
JESD-30 代码S-PBGA-B256
JESD-609代码e0
长度17 mm
内存密度4718592 bit
内存集成电路类型DUAL-PORT SRAM
内存宽度36
湿度敏感等级3
功能数量1
端口数量2
端子数量256
字数131072 words
字数代码128000
工作模式ASYNCHRONOUS
最高工作温度85 °C
最低工作温度-40 °C
组织128KX36
输出特性3-STATE
封装主体材料PLASTIC/EPOXY
封装代码LBGA
封装等效代码BGA256,16X16,40
封装形状SQUARE
封装形式GRID ARRAY, LOW PROFILE
并行/串行PARALLEL
峰值回流温度(摄氏度)225
电源2.5,2.5/3.3 V
认证状态Not Qualified
座面最大高度1.5 mm
最大待机电流0.02 A
最小待机电流2.4 V
最大压摆率0.395 mA
最大供电电压 (Vsup)2.6 V
最小供电电压 (Vsup)2.4 V
标称供电电压 (Vsup)2.5 V
表面贴装YES
技术CMOS
温度等级INDUSTRIAL
端子面层Tin/Lead (Sn63Pb37)
端子形式BALL
端子节距1 mm
端子位置BOTTOM
处于峰值回流温度下的最长时间20
宽度17 mm

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LEAD FINISH (SnPb) ARE IN EOL PROCESS - LAST TIME BUY EXPIRES JUNE 15, 2018
IDT70T651/9S
HIGH-SPEED 2.5V
256/128K x 36
ASYNCHRONOUS DUAL-PORT
STATIC RAM
WITH 3.3V 0R 2.5V INTERFACE
Features
True Dual-Port memory cells which allow simultaneous
access of the same memory location
High-speed access
– Commercial: 10/12/15ns (max.)
– Industrial: 10/12ns (max.)
RapidWrite Mode simplifies high-speed consecutive write
cycles
Dual chip enables allow for depth expansion without
external logic
IDT70T651/9 easily expands data bus width to 72 bits or
more using the Master/Slave select when cascading more
than one device
M/S = V
IH
for
BUSY
output flag on Master,
M/S = V
IL
for
BUSY
input on Slave
Busy and Interrupt Flags
BE
3L
BE
2L
BE
1L
BE
0L
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
Separate byte controls for multiplexed bus and bus
matching compatibility
Sleep Mode Inputs on both ports
Supports JTAG features compliant to IEEE 1149.1
Single 2.5V (±100mV) power supply for core
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)
power supply for I/Os and control signals on each port
Available in a 256-ball Ball Grid Array, 208-pin Plastic Quad
Flatpack and 208-ball fine pitch Ball Grid Array.
Industrial temperature range (–40°C to +85°C) is available
for selected speeds
Green parts available, see ordering information
Functional Block Diagram
BE
3R
BE
2R
BE
1R
BE
0R
R/
W
L
CE
0L
CE
1L
BB
EE
01
LL
BB
EE
23
LL
BBBB
EEEE
3210
R RRR
R/
W
R
CE
0R
CE
1R
OE
L
Dout0-8_L
Dout0-8_R
Dout9-17_L
Dout9-17_R
Dout18-26_L Dout18-26_R
Dout27-35_L Dout27-35_R
OE
R
256/128K x 36
MEMORY
ARRAY
I/O
0L-
I/O
35L
Di n_L
Di n_R
I/O
0R -
I/O
35R
A
17L(1)
A
0L
Address
Decoder
ADDR_L
ADDR_R
Address
Decoder
A
17R(1)
A
0R
CE
0L
CE
1L
OE
L
R/W
L
BUSY
L(2,3)
SEM
L
INT
L(3)
(4)
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
OE
R
R/W
R
CE
0R
CE
1R
TDI
TDO
JTAG
TCK
TMS
TRST
M/S
BUSY
R(2,3)
SEM
R
INT
R(3)
(4)
ZZ
L
ZZ
R
CONTROL
NOTES:
LOGIC
1. Address A
17x
is a NC for IDT70T659.
2.
BUSY
is an input as a Slave (M/S=V
IL
) and an output when it is a Master (M/S=V
IH
).
3.
BUSY
and
INT
are non-tri-state totem-pole outputs (push-pull).
4. The sleep mode pin shuts off all dynamic inputs, except JTAG inputs, when asserted. OPTx,
INTx,
M/S and the sleep
mode pins themselves (ZZx) are not affected during sleep mode.
ZZ
4869 drw 01
NOVEMBER 2017
DSC-5632/9
1
©2017 Integrated Device Technology, Inc.
SensorTile体验一下
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