Datasheet> 器件分类 > 嵌入式处理器和控制器> 微控制器和处理器> TMP88CH41NG

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TMP88CH41NG: 产品描述8 Bit Microcontroller; 产品类别嵌入式处理器和控制器微控制器和处理器; 文件大小2MB，共186页; 制造商Toshiba(东芝); 官网地址http://toshiba-semicon-storage.com/; 标准

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TMP88CH41NG概述

8 Bit Microcontroller

TMP88CH41NG规格参数

参数名称	属性值
是否Rohs认证	符合
厂商名称	Toshiba(东芝)
零件包装代码	DIP
包装说明	SDIP, SDIP42,.6
针数	42
Reach Compliance Code	unknow
具有ADC	YES
地址总线宽度
位大小	8
CPU系列	TLCS-870/X
最大时钟频率	20 MHz
DAC 通道	NO
DMA 通道	NO
外部数据总线宽度
JESD-30 代码	R-PDIP-T42
长度	38 mm
I/O 线路数量	33
端子数量	42
最高工作温度	85 °C
最低工作温度	-40 °C
PWM 通道	YES
封装主体材料	PLASTIC/EPOXY
封装代码	SDIP
封装等效代码	SDIP42,.6
封装形状	RECTANGULAR
封装形式	IN-LINE, SHRINK PITCH
电源	5 V
认证状态	Not Qualified
RAM（字节）	640
ROM（单词）	16384
ROM可编程性	MROM
座面最大高度	4.5 mm
速度	20 MHz
最大压摆率	25 mA
最大供电电压	5.5 V
最小供电电压	4.5 V
标称供电电压	5 V
表面贴装	NO
技术	CMOS
温度等级	INDUSTRIAL
端子形式	THROUGH-HOLE
端子节距	1.778 mm
端子位置	DUAL
宽度	15.24 mm
uPs/uCs/外围集成电路类型	MICROCONTROLLER

文档解析

这份文档是关于8位微控制器系列TLCS-870/X（LSI）的技术手册，包含了丰富的技术信息，以下是一些值得关注的要点：

微控制器特性：文档详细介绍了TMP88CH41NG微控制器的功能和电气规格。
修订历史：提供了该文档的修订记录，有助于了解文档的更新情况。
功能描述：详细描述了CPU核心、系统时钟控制电路、中断控制电路等关键功能。
内存地址映射：提供了ROM、RAM、SFR（特殊功能寄存器）和DBR（数据缓冲寄存器）的内存布局。
中断控制：介绍了中断源、中断使能寄存器、中断服务程序的进入和退出序列。
特殊功能寄存器（SFR）和数据缓冲寄存器（DBR）：列出了所有SFR和DBR的地址和功能。
输入/输出端口：描述了微控制器的I/O端口配置和操作。
看门狗定时器（WDT）：提供了看门狗定时器的配置和控制方法。
定时器/计数器：详细介绍了16位定时器/计数器1（TC1）、16位定时器（CTC）、8位定时器/计数器3（TC3）和8位定时器/计数器4（TC4）的配置和功能。
电机控制电路（PMD）：提供了电机控制电路的概述、配置和功能。
异步串行接口（UART）：介绍了UART的配置、控制和操作。
同步串行接口（SIO）：描述了SIO的配置和控制。
10位AD转换器（ADC）：提供了ADC的配置、功能和注意事项。
输入/输出电路：介绍了微控制器的输入/输出电路设计。
电气特性：提供了微控制器的绝对最大额定值、工作条件和直流特性。
推荐振荡条件：给出了确保稳定振荡的推荐设置。
处理注意事项：提供了使用微控制器时应注意的事项。
封装尺寸：提供了微控制器封装的详细尺寸。
开发工具和基础软件：提到了Toshiba提供的开发工具和基础软件，以支持高效的软件开发。

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8 Bit Microcontroller

TLCS-870/X Series

TMP88CH41NG

Table of Contents

TMP88CH41NG

1.1

1.2

1.3

1.4

Features

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Pin Assignment

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Block Diagram

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Pin Names and Functions

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Functional Description

2.1

Functions of the CPU Core

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Memory Address Map...............................................................................................................................

Program Memory (ROM)

..........................................................................................................................

Data Memory (RAM)

.................................................................................................................................

System Clock Control Circuit

....................................................................................................................

Clock Generator

Timing Generator

Standby Control Circuit

Controlling Operation Modes

External Reset Input

Adress Trap Reset

Watchdog Timer Reset

System Clock Reset

2.1.1

2.1.2

2.1.3

2.1.4

2.1.5

2.1.4.1

2.1.4.2

2.1.4.3

2.1.4.4

2.1.5.1

2.1.5.2

2.1.5.3

2.1.5.4

Reset Circuit

........................................................................................................................................... 21

Interrupt Control Circuit

3.1

3.2

3.3

Interrupt latches (IL38 to IL2)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Interrupt enable register (EIR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

Interrupt Sequence

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Interrupt acceptance processing is packaged as follows........................................................................

Saving/restoring general-purpose registers

............................................................................................ 29

Using Automatic register bank switcing

Using register bank switching

Using PUSH and POP instructions

Using data transfer instructions

3.2.1

3.2.2

Interrupt master enable flag (IMF)

.......................................................................................................... 25

Individual interrupt enable flags (EF38 to EF3)

...................................................................................... 25

3.3.1

3.3.2

3.4

3.5

3.3.3

3.4.1

3.4.2

3.3.2.1

3.3.2.2

3.3.2.3

3.3.2.4

Software Interrupt (INTSW)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

External Interrupts

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Address error detection

.......................................................................................................................... 32

Debugging

.............................................................................................................................................. 32

Interrupt return

........................................................................................................................................ 31

Special Function Register

4.1

4.2

SFR

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

DBR

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

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