Table of Contents
TMP88CH41UG
1.1
1.2
1.3
1.4
Features
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Pin Assignment
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Block Diagram
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Pin Names and Functions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1
3
4
5
2.
Functional Description
2.1
Functions of the CPU Core
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Memory Address Map...............................................................................................................................
7
Program Memory (ROM)
.......................................................................................................................... 8
Data Memory (RAM)
................................................................................................................................. 8
System Clock Control Circuit
.................................................................................................................... 9
Clock Generator
Timing Generator
Standby Control Circuit
Controlling Operation Modes
External Reset Input
Adress Trap Reset
Watchdog Timer Reset
System Clock Reset
2.1.1
2.1.2
2.1.3
2.1.4
2.1.5
2.1.4.1
2.1.4.2
2.1.4.3
2.1.4.4
2.1.5.1
2.1.5.2
2.1.5.3
2.1.5.4
Reset Circuit
........................................................................................................................................... 21
3.
Interrupt Control Circuit
3.1
3.2
3.3
Interrupt latches (IL38 to IL2)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Interrupt enable register (EIR)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Interrupt Sequence
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Interrupt acceptance processing is packaged as follows........................................................................
28
Saving/restoring general-purpose registers
............................................................................................ 29
Using Automatic register bank switcing
Using register bank switching
Using PUSH and POP instructions
Using data transfer instructions
3.2.1
3.2.2
Interrupt master enable flag (IMF)
.......................................................................................................... 25
Individual interrupt enable flags (EF38 to EF3)
...................................................................................... 25
3.3.1
3.3.2
3.4
3.5
3.3.3
3.3.2.1
3.3.2.2
3.3.2.3
3.3.2.4
Software Interrupt (INTSW)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
External Interrupts
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Address error detection
.......................................................................................................................... 32
Debugging
.............................................................................................................................................. 32
Interrupt return
........................................................................................................................................ 31
3.4.1
3.4.2
4.
Special Function Register
4.1
4.2
SFR
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
DBR
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
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