Datasheet> 器件分类 > 微控制器和处理器> IDT88K8483BRI

文档预览

IDT88K8483BRI: 产品描述Microprocessor Circuit, PBGA672, ROHS COMPLIANT, FCBG-672; 产品类别微控制器和处理器; 文件大小2MB，共162页; 制造商IDT (Integrated Device Technology); 标准

下载文档详细参数选型对比全文预览文档解析

IDT88K8483BRI概述

Microprocessor Circuit, PBGA672, ROHS COMPLIANT, FCBG-672

IDT88K8483BRI规格参数

参数名称	属性值
是否无铅	不含铅
是否Rohs认证	符合
厂商名称	IDT (Integrated Device Technology)
零件包装代码	BGA
包装说明	ROHS COMPLIANT, FCBG-672
针数	672
Reach Compliance Code	not_compliant
Is Samacsys	N
JESD-30 代码	S-PBGA-B672
JESD-609代码	e1
长度	27 mm
湿度敏感等级	4
端子数量	672
最高工作温度	85 °C
最低工作温度	-40 °C
封装主体材料	PLASTIC/EPOXY
封装代码	BGA
封装等效代码	BGA672,26X26,40
封装形状	SQUARE
封装形式	GRID ARRAY
峰值回流温度（摄氏度）	260
电源	1.2,1.5,2.5,3.3 V
认证状态	Not Qualified
座面最大高度	3.22 mm
最大供电电压	1.32 V
最小供电电压	1.08 V
标称供电电压	1.2 V
表面贴装	YES
技术	CMOS
温度等级	INDUSTRIAL
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式	BALL
端子节距	1 mm
端子位置	BOTTOM
处于峰值回流温度下的最长时间	30
宽度	27 mm
uPs/uCs/外围集成电路类型	MICROPROCESSOR CIRCUIT
Base Number Matches	1

文档解析

IDT88K8483芯片在设计时需要考虑的关键电气特性包括：

电源电压：确保电源电压在芯片的绝对最大额定值和推荐操作条件下运行。例如，核心数字电源电压（VDDC12）在1.08V至1.32V之间，模拟电源电压（VDDA25）在2.25V至2.75V之间。
输入/输出电压：LVDS和HSTL I/O的输入电压范围，以及LVTTL I/O的低电平和高电平输入电压。
功耗：考虑芯片的最大功耗，例如，当工作频率为200 MHz时，每个LVDS SPI-4接口的最大功耗为0.5W。
热特性：包括芯片的热阻（如结到外壳的热阻ΘJC），这影响芯片的散热设计。
直流特性：包括CMOS I/O、LVTTL I/O和LVDS I/O的低电平输入电压、高电平输入电压、低电平输出电压、高电平输出电压等。
交流特性：例如，SPI-4接口的参考时钟频率、占空比、峰峰抖动等。
时钟接口：参考时钟频率、内部时钟频率（MCLK）等。
输入/输出接口：包括LVDS、HSTL和LVTTL接口的特性，如输入差分电压、输出差分电压、输出短路电流等。
信号完整性：考虑信号的上升时间、下降时间、差分倾斜等。
电磁兼容性：确保设计满足EMC要求，减少电磁干扰。
环境因素：如存储温度、工作温度等。
ESD保护：静电放电（ESD）性能，确保设计能够承受一定级别的ESD。
电源管理：包括电源的上电和下电顺序，以及电源的稳定性。
JTAG接口：如果使用JTAG接口进行测试或编程，需要考虑JTAG接口的特性。
GPIO配置：通用输入/输出（GPIO）的配置，包括方向和电平。

这些电气特性的详细参数可以在IDT88K8483的数据手册中找到，设计时需要仔细阅读并遵守这些参数，以确保芯片能够稳定可靠地工作。

文档预览

下载PDF文档

全文
预览

SPI-4 Exchange

Document Issue 1.0

IDT88K8483

Description

The IDT88K8483 is a 3-port SPI-4 Exchange device. The IDT SPI-4

Exchange devices build on IDT’s proven SPI-4 implementation and

packet fragment processor (PFP) design. The IDT88K8483 suits appli-

cations with slow backpressure response and other advanced

networking applications when there is the need for duplicate ports to re-

route data multiple times through the packet-exchange and temporary

storage for complete in-flight packets.

The data on each SPI-4 interface logical port (LP) are mapped to a

logical identifier (LID). A data flow between logical port addresses on the

various interfaces is accomplished using LID maps that can be dynami-

cally reconfigured. The device enables the connection of two SPI-4

devices to a network processor having one or more SPI-4 interfaces. Up

to 18Mbit of additional buffer memory can be provided using the QDRII

interface. Alternatively, the HSTL I/O may be used to provide a generic

packet interface to a FPGA. The device supports a maximum of 128

logical ports.

Features

Functionality

– Multiplexes logical ports (LPs) from SPI-4A and SPI-4B to SPI-

– Optionally converts between interleaved packet transfers and

whole packet transfers per logical port

– Data redirection per LP between SPI-4A, SPI-4B and 10G

FPGA

– Per LP configurable memory allocation

– Per LP memory expansion via QDR-II SRAM interface

– 3 separate clock generators allowing fully flexible, fully inte-

grated clock derivations and generation

◆

Standard Interfaces

– Two OIF SPI-4 phase 2: 80 - 450 MHz, 256 address range, 64

concurrently active LPs per interface

– One OIF SPI-4 phase 2: 80 - 450 MHz, 256 address range,

128 concurrently active LPs

– SPI-4 FIFO status channel options:

– LVDS full-rate, LVDS quarter-rate, LVTTL quarter-rate

– SPI-4 compatible with Network Processor Streaming Interface

(NPSI NPE-Framer mode of operation)

– HSTL Interface with selectable operating mode

160 - 200 MHz DDR packet interface, 64 concurrently active

LPs; or

QDR-II memory interface: 160 - 200MHz HSTL

– Serial or parallel microprocessor interface for control and

monitoring

– IEEE 1491.1 JTAG

◆

Applications

–

Ethernet transport

SONET / SDH packet transport line cards

Broadband aggregation

Multi-service switches

IP services equipment

Security firewalls

Block Diagram

Auxiliary

10Gbps

Interface

QDR-II 10Gbps

Memory int.

10Gbps FPGA

Packet Int.

Serial / 8bit

MicroprocessorInterface

Micro.

Int.

Tributary

SPI-4s

SPI-4A

64 Logical

Ports

Packet Fragment

Processor A-TM (PFP)

Packet Fragment

Processor A-MT (PFP)

Packet Fragment

Processor B-TM (PFP)

Packet Fragment

Processor B-MT (PFP)

JTAG Interface

Figure 1 IDT88K8483 Block Diagram

SPI-4M

128 Logical

Ports

Main

SPI-4

SPI-4B

64 Logical

Ports

JTAG Int.

IDT and the IDT logo are trademarks of Integrated Device Technology, Inc.

1 of 162

2006 Integrated Device Technology, Inc.

October 20, 2006

DSC 6214/-

IDT IDT88K8483

Table Of Contents

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Pin Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Pin Description Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

External Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

SPI-4 Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

Insert and Extract paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Packet Fragment Processor (PFP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

QDR-II Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

Generic Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Microprocessor Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Embedded Processor Download . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

PMON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

Design Consideration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

Configuration Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

Direct Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Indirect Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Miscellaneous Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

Electrical and Thermal Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

Mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

2 of 162

October 20, 2006

IDT IDT88K8483

List of Figures

Figure 1.

Figure 2.

Figure 3.

Figure 4.

Figure 5.

Figure 6.

Figure 7.

Figure 8.

Figure 9.

Figure 10.

Figure 11.

Figure 12.

Figure 13.

Figure 14.

Figure 15.

Figure 16.

Figure 17.

Figure 18.

Figure 19.

Figure 20.

Figure 21.

Figure 22.

Figure 23.

Figure 24.

Figure 25.

Figure 26.

Figure 27.

Figure 28.

Figure 29.

Figure 30.

Figure 31.

Figure 32.

Figure 33.

Figure 34.

Figure 35.

Figure 36.

Figure 37.

Figure 38.

Figure 39.

Figure 40.

Figure 41.

Figure 42.

Figure 43.

Figure 44.

Figure 45.

Figure 46.

Figure 47.

Figure 48.

Figure 49.

Figure 50.

Figure 51.

Figure 52.

Figure 53.

IDT88K8483 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

General Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

PFP Structure Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

PFP Allocation Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

QDR-II SRAM Structure Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

QDR-II Allocation Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

SPI-4 Ingress Port Buffer Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

SPI-4 Egress Calendar Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

SPI-4 Tributary to SPI-4 Main Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

SPI-4 main to SPI-4 Tributary Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

PFP Loop Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

Microprocessor, Auxiliary and Internal Traffic Detector/Generator Data Path . . . . . . . 38

PFP Redirect Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

IDT88K8483 SPI-4 Connections Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

SPI-4 Ingress Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

SPI-4 Ingress State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

SPI-4 Egress State Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Egress word transition state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Status Channel State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

PFP Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

PFP Ingress Flow Control Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

PFP Flow Control Example For Over Booking Mode . . . . . . . . . . . . . . . . . . . . . . . . . . 54

IDT88K8483 and IDT7172604 QDR-II SRAM connections . . . . . . . . . . . . . . . . . . . . . 55

Flow Control Mode 1 Application Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

QDR-II FIFOs Allocation Example For Buffering Option . . . . . . . . . . . . . . . . . . . . . . . 57

QDR-II Flow Control Example For Buffering Option . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

Flow Control Mode 2 Application Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

IDT88K8483 and FPGA connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Generic Interface - Transfer Format for Normal Data . . . . . . . . . . . . . . . . . . . . . . . . . 59

Generic Interface - Transfer Format for Stratus Word. . . . . . . . . . . . . . . . . . . . . . . . . . 60

Microprocessor Interface - Parallel Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Interrupt Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

PMON Measure Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Internal PMON Time Base . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

External PMON Time Base . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

Clock Generator Type M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Clock Generator Type T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Power-on-Reset Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

JTAG Daisy Chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

TRSTB Signal During Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

IDT88K8483 Power Supply Generation Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

IDT88K8483 VDDA25 Filter Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

IDT88K8483 SPI4x_VREF Filter Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Indirect Register Access Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Indirect access module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

Auxiliary Interface - QDR-II / Generic - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . 154

Auxiliary Interface - QDR-II / Generic - Read Access . . . . . . . . . . . . . . . . . . . . . . . . 154

MCU Interface - Motorola Mode - Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

MCU Interface - Motorola Mode - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

MCU Interface - Intel Mode - Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

MCU Interface - Intel Mode - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

88K8483 Top View Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

Serial Peripheral Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

3 of 162

October 20, 2006

IDT IDT88K8483

List of Tables

Table 1.

Table 2.

Table 3.

Table 4.

Table 5.

Table 6.

Table 7.

Table 8.

Table 9.

Table 10.

Table 11.

Table 12.

Table 13.

Table 14.

Table 15.

Table 16.

Table 17.

Table 18.

Table 19.

Table 20.

Table 21.

Table 22.

Table 23.

Table 24.

Table 25.

Table 26.

Table 27.

Table 28.

Table 29.

Table 30.

Table 31.

Table 32.

Table 33.

Table 34.

Table 35.

Table 36.

Table 37.

Table 38.

Table 39.

Table 40.

Table 41.

Table 42.

Table 43.

Table 44.

Table 45.

Table 46.

Table 47.

Table 48.

Table 49.

Table 50.

Table 51.

Table 52.

Table 53.

IDT88K8483 Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9

Pin Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28

SPI-4 Status Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56

Generic Interface - Control Field Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60

Field Associated Non-Critical Event List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

Field Associated Critical Event List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

Non Field Associated Event List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

Time Base Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

CLK_SEL signals configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

DIV4 signal configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

JTAG Instruction Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74

JTAG ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74

Direct Register Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77

Indirect Register Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77

Direct Registers Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80

Indirect Registers Map - Segment Base Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81

Indirect Registers Map - Module Base Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81

Indirect Registers Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82

Global Software Reset Register (Register Offset=0x22) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90

Microprocessor Mailbox Input FIFO Data Register (Register Offset=0x10) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90

Microprocessor Mailbox Input FIFO Length Register (Register Offset=0x11) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90

Microprocessor Mailbox Input FIFO Status Register (Register Offset=0x14) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91

Microprocessor Mailbox Output FIFO Data Register (Register Offset=0x12) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91

Microprocessor Mailbox Output FIFO Length Register (Register Offset=0x13) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92

Microprocessor Mailbox Input FIFO Status Register (Register Offset=0x15) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92

Embedded Processor State Register (Register Offset=0x16) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92

Microprocessor Indirect Access Control Register (Register Offset=0x1A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93

Microprocessor Indirect Access Error Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93

Microprocessor Indirect Access Data Register -1 (Register Offset=0x1B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93

Microprocessor Indirect Access Data Register - 2 (Register Offset=0x1C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94

Microprocessor Indirect Access Data Register - 3 (Register Offset=0x1D) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94

Microprocessor Indirect Access Data Register - 4 (Register Offset=0x1E) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

Microprocessor Indirect Access Address Register - 1 (Register Offset=0x1F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

Microprocessor Indirect Access Address Register - 2 (Register Offset=0x20) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

Microprocessor Indirect Access Address Register - 3 (Register Offset=0x21) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

PFP T-M insert control register (Register Offset=0x0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96

PFP T-M insert data register(Register Offset=0x1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97

PFP T-M extract control register (Register Offset=0x2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97

PFP T-M extract data register (Register Offset=0x3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97

PFP M-T insert control register (Register Offset=0x4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97

PFP M-T insert data register (Register Offset=0x5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97

PFP M-T extract control register (Register Offset=0x6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98

PFP M-T extract data register (Register Offset=0x7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98

Primary Interrupt Indication Register (Register Offset=0x08) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98

Primary Interrupt Enable Register (Register Offset=0x09) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99

Secondary Module Indication Register (Register Offset=0x0A.) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100

Secondary Module Enable Register (Register Offset=0x0B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100

Secondary interrupt module B Indication register(Register Offset=0xC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101

Secondary Interrupt module B enable register (Register Offset=0xD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101

Interrupt secondary COMMON indication register (Register Offset=0xe) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102

Interrupt Secondary COMMON Enable Register (register_offset=0xf) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103

MCLK Divider Sticky Register (Block Base=0x0a00, Register Offset=0x00) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .104

Clock Control Input Status Register (Block Base=0x0a00, Register Offset=0x01) . . . . . . . . . . . . . . . . . . . . . . . . . .104

5 of 162

October 20, 2006

IDT88K8483BRI相似产品对比

	IDT88K8483BRI	88K8483BRI	IDT88K8483BLI
描述	Microprocessor Circuit, PBGA672, ROHS COMPLIANT, FCBG-672	Microprocessor Circuit, PBGA672, ROHS COMPLIANT, FCBG-672	Microprocessor Circuit, PBGA672, FCBG-672
是否无铅	不含铅	不含铅	含铅
是否Rohs认证	符合	符合	不符合
厂商名称	IDT (Integrated Device Technology)	IDT (Integrated Device Technology)	IDT (Integrated Device Technology)
零件包装代码	BGA	BGA	BGA
包装说明	ROHS COMPLIANT, FCBG-672	ROHS COMPLIANT, FCBG-672	BGA, BGA672,26X26,40
针数	672	672	672
Reach Compliance Code	not_compliant	not_compliant	not_compliant
JESD-30 代码	S-PBGA-B672	S-PBGA-B672	S-PBGA-B672
JESD-609代码	e1	e1	e0
长度	27 mm	27 mm	27 mm
端子数量	672	672	672
最高工作温度	85 °C	85 °C	85 °C
最低工作温度	-40 °C	-40 °C	-40 °C
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	BGA	BGA	BGA
封装等效代码	BGA672,26X26,40	BGA672,26X26,40	BGA672,26X26,40
封装形状	SQUARE	SQUARE	SQUARE
封装形式	GRID ARRAY	GRID ARRAY	GRID ARRAY
峰值回流温度（摄氏度）	260	260	225
电源	1.2,1.5,2.5,3.3 V	1.2,1.5,2.5,3.3 V	1.2,1.5,2.5,3.3 V
认证状态	Not Qualified	Not Qualified	Not Qualified
座面最大高度	3.22 mm	3.22 mm	3.22 mm
最大供电电压	1.32 V	1.32 V	1.32 V
最小供电电压	1.08 V	1.08 V	1.08 V
标称供电电压	1.2 V	1.2 V	1.2 V
表面贴装	YES	YES	YES
技术	CMOS	CMOS	CMOS
温度等级	INDUSTRIAL	INDUSTRIAL	INDUSTRIAL
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)	Tin/Silver/Copper (Sn/Ag/Cu)	Tin/Lead (Sn/Pb)
端子形式	BALL	BALL	BALL
端子节距	1 mm	1 mm	1 mm
端子位置	BOTTOM	BOTTOM	BOTTOM
处于峰值回流温度下的最长时间	30	30	30
宽度	27 mm	27 mm	27 mm
uPs/uCs/外围集成电路类型	MICROPROCESSOR CIRCUIT	MICROPROCESSOR CIRCUIT	MICROPROCESSOR CIRCUIT
Is Samacsys	N	N	-
湿度敏感等级	4	4	-
Base Number Matches	1	1	-

推荐资源

WinCE系统下BootLoader的开发: WinCE系统下BootLoader的开发...; xtss PCB设计

请教大哥大姐,问下怎么在dopod700上看到进程呢,还是需要下载软件才能看到呢: 请教大哥大姐,问下怎么在dopod700上看到进程呢,还是需要下载软件才能看到呢,我点开始->设置->内存,就只能看到几个应用程序名或点开始->任务,什么都没看到,是我设置不好么,还是要下载软件才能看 ......; diablozyr 嵌入式系统

怎么才能减小程序所占的内存呢？: 我的程序占用内存8M,但要求不可以超过2M,怎么解决呢？...; ponylab 嵌入式系统

晶振PPM小参数,大作用: 大家都知道电子元件是电路设计中一个很关键的所在，电路的精准直接关乎使用这颗晶振的产品的质量问题，但是最重要的体现在于一个小参数那就是晶振的PPM值，即精度电容值。精度值越低表明这颗电 ......; zkj2014 综合技术交流

AltiumDesigner的preference里藏着的功能: 断更半个月，请大家见谅见谅~今天咱们不讲具体的某个功能应用或者设计诀窍，咱们就来过一过AD的preference里面藏着的一些功能设置，利用这些设置，让自己的设计看上去更清晰，明了，设计起来更 ......; okhxyyo PCB设计

告急！呼叫帮助！Windriver开发PCI驱动程序: 本人是只小菜鸟，想用Windriver实现PCI驱动的开发，PCI板卡上采用了Altera 的 FPGA，它支持 burst 模式传输数据。想知道Windriver支持burst 这种模式的实现吗？如何实现？盼望高手指点。...; gaowei821029 嵌入式系统

欧盟CombOLED研究瞄准高性价比生产技术

2008年7月9日, CombOLED 研究项目的工作重点是开发出高性价比的生产工艺，以实现有机发光二极管 (OLED) 的量产。欧司朗光电半导体公司固态照明部主管 Bernhard Stapp 表示：“该项目由欧盟提供资金支持，欧司朗负责协调运作，旨在为推行新型照明光源应用创造必要的条件。”这包括采用性价比卓越的方法构建新型元件架构，从而生产出大幅面透明光源。作为 LED 市场的创新推...[详细]
什么是UHF和HF技术

UHF和HF都是一般的技术分类，不过每一类都有独立的支持协议。HF在13.56MHz频段更具有一致性，虽然国际业内行业标准很多。UHF RFID在858-960MHz频段已商业化。同时也有多种国际标准支持，包括EPC global Gen 2。标签与读写器通过无线链接交换数据。链接可以通过适合任何频段的、具有不同读取范围和抗干扰性的EMF或RF场实现。HF RFID技术主要通过电磁场传送信...[详细]
用于核磁共振成像系统的振荡器分析

　　核磁共振成像系统(MRI)可以拍摄高分辨率的人体剖面透视图，为医疗症断提供非常有用的信息。射频探针是MRI系统的重要部件，该探针发射出均匀的射频磁场，并接收人体反射回来的磁共振信号，还原出高质量的图像。本文将描述一种核磁共振成像系统探头的电磁分析。　　现在已有很多MRI系统的射频探头，为了提高填充系数，进而提高信噪比，人们越来越关注非柱状线圈的研究。椭园线圈就非常适合门诊应用(如手腕或腹...[详细]
所有的医疗电源都是一样吗？

　　与其他许多应用领域的电子和功率电子不同，医疗电子，较之于那些定位于大众市场及在乎成本的消费电子和其它低价产品，要遵守的规则多得多。如果设计人员负责系统功率设计，针对系统功率部分首先要考虑的问题是：要购买还是制造有关的解决方案？　　由于医疗电子产量一般相对较低，设计人员必须考虑买或制的问题。医疗电子的设计人员很少考虑设计自己的离线功率电源。这是因为这类特殊的设计和测试所需的投资与最终的产量规模...[详细]
助听器

　　如今越来越多的助听器采用数字处理器来改善性能，以帮助使用者提高生活质量。今后将出现遥控调音助听器和一次性使用助听器。以下结构方块图可帮助您在众多推荐的适用产品中进行选择。 ...[详细]
LSI推出针对Silverlight™ 的内容处理方案

2008 年 7 月 14 日， LSI 公司宣布推出针对 Microsoft® Silverlight™ 平台的内容处理解决方案，进一步扩大其产品系列范围。与最初的基于视频加速技术的内容处理产品系列相比，新系列还将包括 LSI™ Tarari® 系列内容处理器解决方案。因此该系列已经成为一套完整的解决方案，可支持安全性、服务质量、基于内容计费以及带宽管理等功...[详细]
尽可能提高测试系统利用效率的三种策略

　　尽可能提高仪器利用率减少测试次数　　增加自动化测试系统的吞吐量可以提高效率。使用例如多核处理器、PCI Express、现场可编程门阵列（FPGA）以及NI LabVIEW软件等成品工具（COTS），可以建立并行处理和并行测量系统，从而能够在最短的时间内测试单一被测单元（UUT）。并行测试明显地降低了总测试次数，并且提高了仪器利用率（见图1），但是开发并行测试系统的复杂性是很高的。开...[详细]
基于Bang-Bang控制的温湿度调节系统(图)

　　在一些仓储管理、生产制造、气象观测、科学研究以及日常生活中，对温湿度的要求普遍存在，如《档案库房技术管理暂行规定》中就明确指出：档案库房（含胶片库、磁带库）的温度应控制在14～24℃，有设备的库房日变化幅度不超过±2℃；相对湿度应控制在45%～60%，有设备的库房日变化幅度不超过±5%。本文利用新型的C8051F020单片机和I2C总线数字式温湿度传感器SHT11设计了一套满足此要求的自动化...[详细]
英特尔推出新的嵌入式新处理器及芯片组

　　英特尔推出了面向嵌入式用户的英特尔® 酷睿™2 双核处理器 T9400和移动式英特尔® GM45 高速芯片组，并提供长达7年的超长生命周期支持。本次推出的处理器和芯片组是全新的英特尔® 迅驰® 2 平台的构成组件，可为移动应用程序带来更耐久的电池使用时间和广泛的无线网络互操作性。　　新推出的英特尔® 酷睿™2 双核处理器 T9400经验证可支持英特尔® 5100 内存控制器中枢(MCH)...[详细]
重重危机下中国电子制造业抱团前行

　　随着中国电子制造业的发展和全球电子制造向中国的转移，中国的电子制造公司如雨后春笋。在中国的长三角、珠三角以及环渤海地区，形成了相对完整的电子产业群落。于此同时，作为电子制造业中重要的一环，SMT/EMS产业也主要集中在以上地区。这些地区的SMT/EMS总量占全国80%以上。按地区分，以珠三角及周边地区最强，长三角地区次之，环渤海地区第三。环渤海地区SMT/EMS总量虽与珠三角和长三角相比有较...[详细]
Sun与三星合作开发高性能服务器闪存芯片

　　据国外媒体报道，三星公司已与Sun微系统公司开展合作，双方将共同开发用于固态闪存盘的单层颗粒（SLC）NAND闪存芯片。　　两家公司宣称，与现行标准的SLC闪存芯片相比，新的服务器级SLC NAND闪存的数据写入与擦除速度要比前者快五倍。此外，新设计还将极大地延长高性能数据处理服务器的生命周期。　　三星与Sun看好这项新闪存技术被用于不间断工作的关键任务型计算环境。这类关键任务包括视...[详细]
M2M激发英特尔雄心嵌入式市场能否出现变局

　　“今年春天的时候我们又找到了第四个市场”，老道的记者往往不会因几句豪言壮语就动容。但当说此话的人出自于英特尔时，你将不得不仔细掂量这将会对今后的市场走向及格局产生怎样的影响。　　Doug Davis，这个稍嫌瘦削的美国人是英特尔公司数字企业事业部副总裁、嵌入式与通信事业部总经理，他告诉电子工程世界，英特尔的CEO欧德宁认为嵌入式设备市场将来会超过100亿美元，这给英特尔带来了更大的市场机...[详细]
瑞萨微控制器SH72544R应用于汽车传动系统

瑞萨科技公司（Renesas Technology Corp.）近日宣布推出适用于汽车引擎和传动系统控制的SH72544R SuperH系列微控制器。这款微控制器具有高达200 MHz的高速运算能力及高速、大容量2.5 MB片上闪存功能。样品已于在2008年7月8日开始在日本供货。 2007年8月，瑞萨科技发布了SH72546RFCC软件开发用微控制器，它是第一款采用90 nm工艺...[详细]
飞思卡尔和Continental展开合作

微电子的不断发展使主流汽车的电子刹车系统（EBS）更可靠、响应更灵敏且更经济。为了支持下一代EBS及底盘控制系统，飞思卡尔半导体和位于法兰克福的大陆汽车系统 (Continental Automotive Systems) EBS事业部联合设计了一款高性能、多核微控制器（MCU），优化了EBS应用。汽车业界的两位领导者正在就被称为SPACE的定制MCU展开合作，旨在为Contin...[详细]
英特尔以技术之名让产品蕴涵百分百技术

15%的收入用于研发，100%的技术转化为产品。尽管利润下降，股票示弱，英特尔却不回头，因为历史已经验证，英特尔惟有技术立命。　　近年，尽管英特尔的销售额在不断上升，但销售收入却下降了20%，利润只有鼎盛时期的三分之一，股价有一定程度的降幅。但是，这个始终高举技术旗号的IT大佬，每年花在研发上的投入仍然达到40亿美元以上，占收入的15%，总共花了100多亿美元扩建了四家先进的工...[详细]

器件捷径: E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 EA EB EC ED EE EF EG EH EI EJ EK EL EM EN EO EP EQ ER ES ET EU EV EW EX EY EZ F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 FA FB FC FD FE FF FG FH FI FJ FK FL FM FN FO FP FQ FR FS FT FU FV FW FX FY FZ G0 G1 G2 G3 G4 G5 G6 G7 G8 G9 GA GB GC GD GE GF GG GH GI GJ GK GL GM GN GO GP GQ GR GS GT GU GV GW GX GZ H0 H1 H2 H3 H4 H5 H6 H7 H8 HA HB HC HD HE HF HG HH HI HJ HK HL HM HN HO HP HQ HR HS HT HU HV HW HX HY HZ I1 I2 I3 I4 I5 I6 I7 IA IB IC ID IE IF IG IH II IK IL IM IN IO IP IQ IR IS IT IU IV IW IX J0 J1 J2 J6 J7 JA JB JC JD JE JF JG JH JJ JK JL JM JN JP JQ JR JS JT JV JW JX JZ K0 K1 K2 K3 K4 K5 K6 K7 K8 K9 KA KB KC KD KE KF KG KH KI KJ KK KL KM KN KO KP KQ KR KS KT KU KV KW KX KY KZ

热门器件

开源项目推荐更多

热门活动更多

热门文章更多

技术资料推荐更多