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656L12503I3T: 产品描述LVDS Output Clock Oscillator,; 产品类别振荡器; 文件大小1MB，共7页; 制造商CTS; 标准

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LVDS Output Clock Oscillator,

参数名称	属性值
是否Rohs认证	符合
厂商名称	CTS
Reach Compliance Code	compliant
Factory Lead Time	10 weeks
其他特性	TRI-STATE; ENABLE/DISABLE FUNCTION; COMPLEMENTARY OUTPUT; TR, 7 INCH
最长下降时间	0.5 ns
频率调整-机械	NO
频率稳定性	50%
JESD-609代码	e4
安装特点	SURFACE MOUNT
标称工作频率	125 MHz
最高工作温度	85 °C
最低工作温度	-40 °C
振荡器类型	LVDS
输出负载	100 OHM
物理尺寸	7.0mm x 5.0mm x 1.85mm
最长上升时间	0.5 ns
最大供电电压	3.465 V
最小供电电压	3.135 V
标称供电电压	3.3 V
表面贴装	YES
最大对称度	55/45 %
端子面层	Gold (Au) - with Nickel (Ni) barrier
Base Number Matches	1

ds1302实时时钟串口发送，时间显示不动: #include//包含头文件，一般情况不需要改动，头文件包含特殊功能寄存器的定义//#include "ds1302.h"#include#define SCK P0_4#define SDA P0_5#define RST P0_6//复位脚#define RST_CLR RST=0//电平置低#define RST_SET RST=1//电平置高#defineuintunsigned int...; csy1211 无线连接

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怎么解读一个大的VHDL工程？: 这段时间都在研究师兄们之前写的VHDL工程。研读人家的工程有好处，也有坏处。好处是可以学习人家的建模思想和描述风格，坏处是老让别人牵着鼻子走，代码稍微复杂一点，就搞得晕头转向，疲惫不堪。所以，有必要总结一下分析大工程的经验。现总结步骤如下：1.先看原理图或者RTL视图，了解整个模块的输入输出；2.再看整个工程由哪几个模块组成；3.再看全局时钟和系统复位；4.搞清楚数据流；5.按数据流挨个分析每个模...; cdy200824 FPGA/CPLD

【设计工具】Xilinx生成原理图: [flash]http://player.youku.com/player.php/sid/XMTYxMTAwNjY4/v.swf[/flash]...; 鑫海宝贝 FPGA/CPLD

器件捷径: S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 SA SB SC SD SE SF SG SH SI SJ SK SL SM SN SO SP SQ SR SS ST SU SV SW SX SY SZ T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 TA TB TC TD TE TF TG TH TI TJ TK TL TM TN TO TP TQ TR TS TT TU TV TW TX TY TZ U0 U1 U2 U3 U4 U6 U7 U8 UA UB UC UD UE UF UG UH UI UJ UK UL UM UN UP UQ UR US UT UU UV UW UX UZ V0 V1 V2 V3 V4 V5 V6 V7 V8 V9 VA VB VC VD VE VF VG VH VI VJ VK VL VM VN VO VP VQ VR VS VT VU VV VW VX VY VZ W0 W1 W2 W3 W4 W5 W6 W7 W8 W9 WA WB WC WD WE WF WG WH WI WJ WK WL WM WN WO WP WR WS WT WU WV WW WY X0 X1 X2 X3 X4 X5 X7 X8 X9 XA XB XC XD XE XF XG XH XK XL XM XN XO XP XQ XR XS XT XU XV XW XX XY XZ Y0 Y1 Y2 Y4 Y5 Y6 Y9 YA YB YC YD YE YF YG YH YK YL YM YN YP YQ YR YS YT YX Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z8 ZA ZB ZC ZD ZE ZF ZG ZH ZJ ZL ZM ZN ZP ZR ZS ZT ZU ZV ZW ZX ZY

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