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74SSTU32865BKG8: 产品描述CABGA-160, Reel; 产品类别逻辑逻辑; 文件大小390KB，共16页; 制造商IDT (Integrated Device Technology); 标准

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74SSTU32865BKG8概述

CABGA-160, Reel

74SSTU32865BKG8规格参数

参数名称	属性值
Brand Name	Integrated Device Technology
是否无铅	不含铅
是否Rohs认证	符合
厂商名称	IDT (Integrated Device Technology)
零件包装代码	CABGA
包装说明	LFBGA, BGA160,12X18,25
针数	160
制造商包装代码	BKG160
Reach Compliance Code	unknown
ECCN代码	EAR99
系列	SSTU
JESD-30 代码	R-PBGA-B160
JESD-609代码	e1
长度	13 mm
逻辑集成电路类型	D FLIP-FLOP
湿度敏感等级	3
位数	28
功能数量	1
端子数量	160
最高工作温度	70 °C
最低工作温度
输出极性	TRUE
封装主体材料	PLASTIC/EPOXY
封装代码	LFBGA
封装等效代码	BGA160,12X18,25
封装形状	RECTANGULAR
封装形式	GRID ARRAY, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）	260
电源	1.8 V
传播延迟（tpd）	2.15 ns
认证状态	Not Qualified
座面最大高度	1.3 mm
最大供电电压 (Vsup)	1.9 V
最小供电电压 (Vsup)	1.7 V
标称供电电压 (Vsup)	1.8 V
表面贴装	YES
温度等级	COMMERCIAL
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式	BALL
端子节距	0.65 mm
端子位置	BOTTOM
处于峰值回流温度下的最长时间	30
触发器类型	POSITIVE EDGE
宽度	9 mm
最小 fmax	270 MHz
Base Number Matches	1

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IDT74SSTU32865

28-BIT 1:2 REGISTERED BUFFER WITH PARITY

COMMERCIAL TEMPERATURE RANGE

28-BIT 1:2 REGISTERED

BUFFER WITH PARITY

IDT74SSTU32865

FEATURES:

•

1.8V Operation

SSTL_18 style clock and data inputs

Differential CLK input

Control inputs compatible with LVCMOS levels

Flow-through architecture for optimum PCB design

Latch-up performance exceeds 100mA

ESD >2000V per MIL-STD-883, Method 3015; >200V using

machine model (C = 200pF, R = 0)

• Available in 160-pin CTBGA package

APPLICATIONS:

• Along with CSPU877/A/D DDR2 PLL, provides complete solution

for DDR2 DIMMs

• Optimized for DDR2-400/533 (PC2-3200/4300) JEDEC Raw Card D

The SSTU32865 is a 28-bit 1:2 configurable registered buffer designed

for 1.7V to 1.9V V

operation. All clock and data inputs are compatible with

the JEDEC standard for SSTL_18. The control inputs are LVCMOS. All

outputs are 1.8V CMOS drivers that have been optimized to drive the DDR2

DIMM load.

The SSTU32865 operates from a differential clock (CLK and

CLK).

Data

are registered at the crossing of CLK going high and

CLK

going low.

This device supports low-power standby operation. When the reset input

(RESET) is low, the differential input receivers are disabled, and undriven

(floating) data, clock, and reference voltage (V

REF

) inputs are allowed. In

addition, when

RESET

is low all registers are reset, and all outputs are

forced low. The LVCMOS

RESET

and Cx inputs must always be held at

a valid logic high or low level.

To ensure defined outputs from the register before a stable clock has

been supplied,

RESET

must be held in the low state during power up.

In the DDR2 DIMM application,

RESET

is specified to be completely

asynchronous with respect to CLK and

CLK.

Therefore, no timing

relationship can be guaranteed between the two. When entering reset, the

to the time to disable the differential input receivers. However, when coming

out of a reset, the register will become active quickly, relative to the time to

enable the differential input receivers. As long as the data inputs are low,

and the clock is stable during the time from the low-to-high transition of

RESET

until the input receivers are fully enabled, the design of the

SSTU32865 must ensure that the outputs will remain low, thus ensuring no

glitches on the outputs.

The device monitors both

DCS0

and

DCS1

inputs and will gate the Qn

outputs from changing states when both

DCS0

and

DCS1

are high. If either

DCS0

and

DCS1

input is low, the Qn outputs will function normally. The

RESET

input has priority over the

DCS0

and

DCS1

control and will force

the Qn outputs low and the

PYTERR

output high. If the DCS-control

functionality is not desired, then the CSGateEnable input can be hard-wired

to ground, in which case the set-up time requirement for DCS would be the

same as for the other D data inputs.

The SSTU32865 includes a parity checking function. The SSTU32865

accepts a parity bit from the memory controller at its input pin PARIN,

compares it with the data received on the D-inputs, and indicates whether

a parity error has occured on its open-drain

PYTERR

pin (active low).

DESCRIPTION:

COMMERCIAL TEMPERATURE RANGE

2005 Integrated Device Technology, Inc.

APRIL 2005

DSC-6493/14

74SSTU32865BKG8相似产品对比

	74SSTU32865BKG8	74SSTU32865BKG
描述	CABGA-160, Reel	CABGA-160, Tray
Brand Name	Integrated Device Technology	Integrated Device Technology
是否无铅	不含铅	不含铅
是否Rohs认证	符合	符合
厂商名称	IDT (Integrated Device Technology)	IDT (Integrated Device Technology)
零件包装代码	CABGA	CABGA
包装说明	LFBGA, BGA160,12X18,25	BGA, BGA160,12X18,25
针数	160	160
制造商包装代码	BKG160	BKG160
Reach Compliance Code	unknown	unknown
ECCN代码	EAR99	EAR99
系列	SSTU	SSTU
JESD-30 代码	R-PBGA-B160	R-PBGA-B160
JESD-609代码	e1	e1
长度	13 mm	13 mm
逻辑集成电路类型	D FLIP-FLOP	D FLIP-FLOP
湿度敏感等级	3	3
位数	28	28
功能数量	1	1
端子数量	160	160
最高工作温度	70 °C	70 °C
输出极性	TRUE	TRUE
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	LFBGA	BGA
封装等效代码	BGA160,12X18,25	BGA160,12X18,25
封装形状	RECTANGULAR	RECTANGULAR
封装形式	GRID ARRAY, LOW PROFILE, FINE PITCH	GRID ARRAY
峰值回流温度（摄氏度）	260	260
电源	1.8 V	1.8 V
传播延迟（tpd）	2.15 ns	2.15 ns
认证状态	Not Qualified	Not Qualified
座面最大高度	1.3 mm	1.3 mm
最大供电电压 (Vsup)	1.9 V	1.9 V
最小供电电压 (Vsup)	1.7 V	1.7 V
标称供电电压 (Vsup)	1.8 V	1.8 V
表面贴装	YES	YES
温度等级	COMMERCIAL	COMMERCIAL
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式	BALL	BALL
端子节距	0.65 mm	0.65 mm
端子位置	BOTTOM	BOTTOM
处于峰值回流温度下的最长时间	30	30
触发器类型	POSITIVE EDGE	POSITIVE EDGE
宽度	9 mm	9 mm
最小 fmax	270 MHz	270 MHz

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