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7026S20J8

产品描述PLCC-84, Reel
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文件大小482KB,共20页
制造商IDT (Integrated Device Technology)
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供应商 器件名称 价格 最低购买 库存  
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7026S20J8概述

PLCC-84, Reel

7026S20J8规格参数

参数名称属性值
Brand NameIntegrated Device Technology
是否无铅含铅
是否Rohs认证不符合
厂商名称IDT (Integrated Device Technology)
零件包装代码PLCC
包装说明QCCJ, LDCC84,1.2SQ
针数84
制造商包装代码PL84
Reach Compliance Codenot_compliant
ECCN代码EAR99
最长访问时间20 ns
其他特性SEMAPHORE; AUTOMATIC POWER DOWN; LOW POWER STANDBY MODE
I/O 类型COMMON
JESD-30 代码S-PQCC-J84
JESD-609代码e0
长度29.3116 mm
内存密度262144 bit
内存集成电路类型DUAL-PORT SRAM
内存宽度16
湿度敏感等级1
功能数量1
端口数量2
端子数量84
字数16384 words
字数代码16000
工作模式ASYNCHRONOUS
最高工作温度70 °C
最低工作温度
组织16KX16
输出特性3-STATE
封装主体材料PLASTIC/EPOXY
封装代码QCCJ
封装等效代码LDCC84,1.2SQ
封装形状SQUARE
封装形式CHIP CARRIER
并行/串行PARALLEL
峰值回流温度(摄氏度)225
电源5 V
认证状态Not Qualified
座面最大高度4.57 mm
最大待机电流0.015 A
最小待机电流4.5 V
最大压摆率0.315 mA
最大供电电压 (Vsup)5.5 V
最小供电电压 (Vsup)4.5 V
标称供电电压 (Vsup)5 V
表面贴装YES
技术CMOS
温度等级COMMERCIAL
端子面层Tin/Lead (Sn85Pb15)
端子形式J BEND
端子节距1.27 mm
端子位置QUAD
处于峰值回流温度下的最长时间NOT SPECIFIED
宽度29.3116 mm
Base Number Matches1

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HIGH-SPEED
16K X 16 DUAL-PORT
STATIC RAM
Features
7026S/L
True Dual-Ported memory cells which allow simultaneous
access of the same memory location
High-speed access
– Commercial: 15/20/25/35ns (max.)
– Industrial: 20ns (max.)
– Military: 25/35ns (max.)
Low-power operation
– IDT7026S
Active: 750mW (typ.)
Standby: 5mW (typ.)
– IDT7026L
Active: 750mW (typ.)
Standby: 1mW (typ.)
Separate upper-byte and lower-byte control for multi-
plexed bus compatibility
IDT7026 easily expands data bus width to 32 bits or more
using the Master/Slave select when cascading more than
one device
M/S = H for
BUSY
output flag on Master,
M/S = L for
BUSY
input on Slave
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
TTL-compatible, single 5V (±10%) power supply
Available in 84-pin PGA and 84-pin PLCC
Industrial temperature range (-40°C to +85°C) is available
for selected speeds
Green parts available, see ordering information
Functional Block Diagram
R/
W
L
UB
L
R/
W
R
UB
R
LB
L
CE
L
OE
L
LB
R
CE
R
OE
R
I/O
8L
-I/O
15L
I/O
0L
-I/O
7L
BUSY
L
A
13L
A
0L
(1,2)
I/O
Control
I/O
Control
I/O
8R
-I/O
15R
I/O
0R
-I/O
7R
BUSY
R
A
13R
A
0R
(1,2)
Address
Decoder
14
MEMORY
ARRAY
14
Address
Decoder
CE
L
ARBITRATION
SEMAPHORE
LOGIC
CE
R
SEM
L
M/S
NOTES:
1. (MASTER):
BUSY
is output; (SLAVE):
BUSY
is input.
2.
BUSY
outputs are non-tri-stated push-pull.
SEM
R
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