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74F280SJX_NL

产品描述Parity Generator/Checker, TTL, PDSO14,
产品类别逻辑    逻辑   
文件大小73KB,共6页
制造商Fairchild
官网地址http://www.fairchildsemi.com/
标准
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74F280SJX_NL概述

Parity Generator/Checker, TTL, PDSO14,

74F280SJX_NL规格参数

参数名称属性值
是否Rohs认证符合
厂商名称Fairchild
包装说明SOP, SOP14,.3
Reach Compliance Codecompliant
JESD-30 代码R-PDSO-G14
逻辑集成电路类型PARITY GENERATOR/CHECKER
端子数量14
最高工作温度70 °C
最低工作温度
封装主体材料PLASTIC/EPOXY
封装代码SOP
封装等效代码SOP14,.3
封装形状RECTANGULAR
封装形式SMALL OUTLINE
电源5 V
认证状态Not Qualified
标称供电电压 (Vsup)5 V
表面贴装YES
技术TTL
温度等级COMMERCIAL
端子形式GULL WING
端子节距1.27 mm
端子位置DUAL
Base Number Matches1

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74F280 9-Bit Parity Generator/Checker
April 1988
Revised September 2000
74F280
9-Bit Parity Generator/Checker
General Description
The F280 is a high-speed parity generator/checker that
accepts nine bits of input data and detects whether an
even or an odd number of these inputs is HIGH. If an even
number of inputs is HIGH, the Sum Even output is HIGH. If
an odd number is HIGH, the Sum Even output is LOW. The
Sum Odd output is the complement of the Sum Even out-
put.
Ordering Code:
Order Number
74F280SC
74F280SJ
74F280PC
Package Number
M14A
M14D
N14A
Package Description
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.
Logic Symbols
Connection Diagram
IEEE/IEC
© 2000 Fairchild Semiconductor Corporation
DS009512
www.fairchildsemi.com
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