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IDT70V639S15BCI

产品描述Dual-Port SRAM, 128KX18, 15ns, CMOS, PBGA256, 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256
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文件大小184KB,共23页
制造商IDT (Integrated Device Technology)
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IDT70V639S15BCI概述

Dual-Port SRAM, 128KX18, 15ns, CMOS, PBGA256, 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256

IDT70V639S15BCI规格参数

参数名称属性值
是否无铅含铅
是否Rohs认证不符合
厂商名称IDT (Integrated Device Technology)
零件包装代码BGA
包装说明17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256
针数256
Reach Compliance Codenot_compliant
ECCN代码3A991.B.2.A
最长访问时间15 ns
I/O 类型COMMON
JESD-30 代码S-PBGA-B256
JESD-609代码e0
长度17 mm
内存密度2359296 bit
内存集成电路类型DUAL-PORT SRAM
内存宽度18
湿度敏感等级3
功能数量1
端口数量2
端子数量256
字数131072 words
字数代码128000
工作模式ASYNCHRONOUS
最高工作温度85 °C
最低工作温度-40 °C
组织128KX18
输出特性3-STATE
封装主体材料PLASTIC/EPOXY
封装代码LBGA
封装等效代码BGA256,16X16,40
封装形状SQUARE
封装形式GRID ARRAY, LOW PROFILE
并行/串行PARALLEL
峰值回流温度(摄氏度)225
电源2.5/3.3,3.3 V
认证状态Not Qualified
座面最大高度1.5 mm
最大待机电流0.015 A
最小待机电流3.15 V
最大压摆率0.49 mA
最大供电电压 (Vsup)3.45 V
最小供电电压 (Vsup)3.15 V
标称供电电压 (Vsup)3.3 V
表面贴装YES
技术CMOS
温度等级INDUSTRIAL
端子面层Tin/Lead (Sn63Pb37)
端子形式BALL
端子节距1 mm
端子位置BOTTOM
处于峰值回流温度下的最长时间20
宽度17 mm
Base Number Matches1

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HIGH-SPEED 3.3V 128K x 18
ASYNCHRONOUS DUAL-PORT
STATIC RAM
x
PRELIMINARY
IDT70V639S
Features
True Dual-Port memory cells which allow simultaneous
access of the same memory location
High-speed access
– Commercial: 10/12/15ns (max.)
– Industrial: 12/15ns (max.)
Dual chip enables allow for depth expansion without
external logic
IDT70V639 easily expands data bus width to 36 bits or
more using the Master/Slave select when cascading more
than one device
M/S = V
IH
for
BUSY
output flag on Master,
M/S = V
IL
for
BUSY
input on Slave
Busy and Interrupt Flags
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
UB
L
LB
L
x
x
x
x
x
x
x
x
x
x
x
x
x
x
Fully asynchronous operation from either port
Separate byte controls for multiplexed bus and bus
matching compatibility
Supports JTAG features compliant to IEEE 1149.1
– Due to limited pin count, JTAG is not supported on the
128-pin TQFP package.
LVTTL-compatible, single 3.3V (±150mV) power supply for
core
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)
power supply for I/Os and control signals on each port
Available in a 128-pin Thin Quad Flatpack, 208-ball fine
pitch Ball Grid Array, and 256-ball Ball Grid Array
Industrial temperature range (–40°C to +85°C) is available
for selected speeds
Functional Block Diagram
UB
R
LB
R
R/W
L
B
E
0
L
B
E
1
L
B
E
1
R
B
E
0
R
R/W
R
CE
0L
CE
1L
CE
0R
CE
1R
OE
L
Dout0-8_L
Dout9-17_L
Dout0-8_R
Dout9-17_R
OE
R
128K x 18
MEMORY
ARRAY
I/O
0L
- I/O
17L
Din_L
Din_R
I/O
0R
- I/O
17R
A
16L
A
0L
Address
Decoder
ADDR_L
ADDR_R
Address
Decoder
A
16R
A
0R
OE
L
CE
0L
CE
1L
R/W
L
BUSY
L
SEM
L
INT
L
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
OE
R
CE
0R
CE
1R
R/W
R
BUSY
R
M/S
SEM
R
INT
R
TDI
TDO
JTAG
TMS
TCK
TRST
5621 drw 01
NOTES:
1.
BUSY
is an input as a Slave (M/S=V
IL
) and an output when it is a Master (M/S=V
IH
).
2.
BUSY
and
INT
are non-tri-state totem-pole outputs (push-pull).
JUNE 2001
DSC-5621/3
1
©2001 Integrated Device Technology, Inc.
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