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CAT28LV256N-30TE13

产品描述32KX8 EEPROM 3V, 300ns, PQCC32, PLASTIC, LCC-32
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文件大小70KB,共12页
制造商ON Semiconductor(安森美)
官网地址http://www.onsemi.cn
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CAT28LV256N-30TE13概述

32KX8 EEPROM 3V, 300ns, PQCC32, PLASTIC, LCC-32

CAT28LV256N-30TE13规格参数

参数名称属性值
是否无铅含铅
是否Rohs认证不符合
厂商名称ON Semiconductor(安森美)
零件包装代码QFJ
包装说明QCCJ,
针数32
Reach Compliance Codecompliant
ECCN代码EAR99
最长访问时间300 ns
JESD-30 代码R-PQCC-J32
JESD-609代码e0
长度13.97 mm
内存密度262144 bit
内存集成电路类型EEPROM
内存宽度8
湿度敏感等级3
功能数量1
端子数量32
字数32768 words
字数代码32000
工作模式ASYNCHRONOUS
最高工作温度70 °C
最低工作温度
组织32KX8
封装主体材料PLASTIC/EPOXY
封装代码QCCJ
封装形状RECTANGULAR
封装形式CHIP CARRIER
并行/串行PARALLEL
峰值回流温度(摄氏度)240
编程电压3 V
认证状态Not Qualified
座面最大高度3.55 mm
最大供电电压 (Vsup)3.6 V
最小供电电压 (Vsup)3 V
标称供电电压 (Vsup)3.3 V
表面贴装YES
技术CMOS
温度等级COMMERCIAL
端子面层TIN LEAD
端子形式J BEND
端子节距1.27 mm
端子位置QUAD
处于峰值回流温度下的最长时间30
宽度11.43 mm
Base Number Matches1

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CAT28LV256
256K-Bit CMOS PARALLEL EEPROM
FEATURES
s
3.0V to 3.6V Supply
s
Read Access Times: 200/250/300 ns
s
Low Power CMOS Dissipation:
s
CMOS and TTL Compatible I/O
s
Automatic Page Write Operation:
– Active: 15 mA Max.
– Standby: 150
µ
A Max.
s
Simple Write Operation:
– 1 to 64 Bytes in 10ms
– Page Load Timer
s
End of Write Detection:
– On-Chip Address and Data Latches
– Self-Timed Write Cycle with Auto-Clear
s
Fast Write Cycle Time:
– Toggle Bit
DATA
Polling
s
Hardware and Software Write Protection
s
100,000 Program/Erase Cycles
s
100 Year Data Retention
– 10ms Max.
s
Commercial, Industrial and Automotive
Temperature Ranges
DESCRIPTION
The CAT28LV256 is a fast, low power, low voltage
CMOS Parallel E
2
PROM organized as 32K x 8-bits. It
requires a simple interface for in-system programming.
On-chip address and data latches, self-timed write cycle
with auto-clear and V
CC
power up/down write protection
eliminate additional timing and protection hardware.
DATA
Polling and Toggle status bits signal the start and
end of the self-timed write cycle. Additionally, the
CAT28LV256 features hardware and software write
protection.
The CAT28LV256 is manufactured using Catalyst’s
advanced CMOS floating gate technology. It is designed
to endure 100,000 program/erase cycles and has a data
retention of 100 years. The device is available in JEDEC–
approved 28-pin DIP, 28-pin TSOP or 32-pin PLCC
packages.
BLOCK DIAGRAM
A6–A14
ADDR. BUFFER
& LATCHES
INADVERTENT
WRITE
PROTECTION
ROW
DECODER
32,768 x 8
E
2
PROM
ARRAY
64 BYTE PAGE
REGISTER
VCC
HIGH VOLTAGE
GENERATOR
CE
OE
WE
CONTROL
LOGIC
I/O BUFFERS
TIMER
DATA POLLING
AND
TOGGLE BIT
COLUMN
DECODER
28LV256 F01
I/O0–I/O7
A0–A5
ADDR. BUFFER
& LATCHES
© 2009 SCILLC. All rights reserved.
Characteristics subject to change without notice
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