240-0324-21PCG8K2-18L,240-0324-21PCG8K2-18L pdf中文资料,240-0324-21PCG8K2-18L引脚图,240-0324-21PCG8K2-18L电路-Datasheet-电子工程世界

240-0324-21PCG8K2-18L: 产品描述D Microminiature Connector, 21 Contact(s), Male, Crimp Terminal,; 产品类别连接器连接器; 文件大小166KB，共2页; 制造商Glenair; 官网地址http://www.glenair.com/; 标准

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240-0324-21PCG8K2-18L概述

D Microminiature Connector, 21 Contact(s), Male, Crimp Terminal,

参数名称	属性值
是否无铅	不含铅
是否Rohs认证	符合
Reach Compliance Code	compliant
ECCN代码	EAR99
其他特性	STANDARD: MIL-DTL-83513, WIRE LENGTH: 18 INCH
连接器类型	D MICROMINIATURE CONNECTOR
联系完成配合	NOT SPECIFIED
触点性别	MALE
触点材料	NOT SPECIFIED
DIN 符合性	NO
空壳	NO
滤波功能	YES
IEC 符合性	NO
MIL 符合性	YES
制造商序列号	240-032
插接信息	MULTIPLE MATING PARTS AVAILABLE
混合触点	NO
安装类型	CABLE
选件	WITH CABLE ASSEMBLY
外壳材料	ALUMINUM ALLOY
外壳尺寸	C
端接类型	CRIMP
触点总数	21
Base Number Matches	1

Quartus 出问题，这样居然不出错: 定义几个reg，存储几个常数，但碍于“寻址”不方便，定义成存储型寄存器reg [15:0]mem [8:0];之前没用过这类型的，就没多想用assign 给它们一一赋值，编译发现错误，原来assign 只能给wire 型赋值。我试了一下这样定义：wire [15:0]mem [8:0];仍然用assign赋值，软件编译居然没报错！！！在不确定的情况下，查了资料，知道并没有这样的定义方式的。可是为什...; eeleader FPGA/CPLD

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器件捷径: 00 01 02 03 04 05 06 07 08 09 0A 0C 0F 0J 0L 0M 0R 0S 0T 0Z 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F 1H 1K 1M 1N 1P 1S 1T 1V 1X 1Z 20 21 22 23 24 25 26 27 28 29 2A 2B 2C 2D 2E 2F 2G 2K 2M 2N 2P 2Q 2R 2S 2T 2W 2Z 30 31 32 33 34 35 36 37 38 39 3A 3B 3C 3D 3E 3F 3G 3H 3J 3K 3L 3M 3N 3P 3R 3S 3T 3V 40 41 42 43 44 45 46 47 48 49 4A 4B 4C 4D 4M 4N 4P 4S 4T 50 51 52 53 54 55 56 57 58 59 5A 5B 5C 5E 5G 5H 5K 5M 5N 5P 5S 5T 5V 60 61 62 63 64 65 66 67 68 69 6A 6C 6E 6F 6M 6N 6P 6R 6S 6T 70 71 72 73 74 75 76 77 78 79 7A 7B 7C 7M 7N 7P 7Q 7V 7W 7X 80 81 82 83 84 85 86 87 88 89 8A 8D 8E 8L 8N 8P 8S 8T 8W 8Y 8Z 90 91 92 93 94 95 96 97 98 99 9A 9B 9C 9D 9F 9G 9H 9L 9S 9T 9W

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