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74SSTUBF32869ABKG: 产品描述CABGA-150, Tray; 产品类别逻辑逻辑; 文件大小567KB，共22页; 制造商IDT (Integrated Device Technology); 标准

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74SSTUBF32869ABKG概述

CABGA-150, Tray

74SSTUBF32869ABKG规格参数

参数名称	属性值
Brand Name	Integrated Device Technology
是否无铅	不含铅
是否Rohs认证	符合
零件包装代码	CABGA
包装说明	TFBGA, BGA150,11X19,25
针数	150
制造商包装代码	BKG150
Reach Compliance Code	compliant
ECCN代码	EAR99
系列	SSTU
JESD-30 代码	R-PBGA-B150
JESD-609代码	e1
长度	13 mm
逻辑集成电路类型	D FLIP-FLOP
湿度敏感等级	3
位数	14
功能数量	1
端子数量	150
最高工作温度	70 °C
最低工作温度
输出极性	TRUE
封装主体材料	PLASTIC/EPOXY
封装代码	TFBGA
封装等效代码	BGA150,11X19,25
封装形状	RECTANGULAR
封装形式	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）	260
电源	1.8 V
传播延迟（tpd）	1.5 ns
认证状态	Not Qualified
座面最大高度	1.2 mm
最大供电电压 (Vsup)	1.9 V
最小供电电压 (Vsup)	1.7 V
标称供电电压 (Vsup)	1.8 V
表面贴装	YES
技术	CMOS
温度等级	COMMERCIAL
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式	BALL
端子节距	0.65 mm
端子位置	BOTTOM
处于峰值回流温度下的最长时间	30
触发器类型	POSITIVE EDGE
宽度	8 mm
最小 fmax	340 MHz
Base Number Matches	1

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DATASHEET

14-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2

CONFIDENTIAL

IDT74SSTUBF32869A

Description

The IDT74SSTUBF32869A is 14-bit 1:2 registered buffer

with parity, designed for 1.7 V to 1.9 V V

operation.

All clock and data inputs are compatible with the JEDEC

standard for SSTL_18. The control inputs are LVCMOS. All

outputs are 1.8V CMOS drivers optimized to drive the

DDR2 DIMM load. They provide 50% more dynamic driver

strength than the standard SSTU32864 outputs.

The IDT74SSTUBF32869A operates from a differential

clock (CLK and CLK). Data are registered at the crossing of

CLK going high, and CLK going low.

The device supports low-power standby operation. When

the reset input (RESET) is low, the differential input

receivers are disabled, and undriven (floating) data, clock

and reference voltage (V

REF

) inputs are allowed. In

addition, when RESET is low all registers are reset, and all

outputs except PTYERR are forced low. The LVCMOS

RESET input must always be held at a valid logic high or

low level.

To ensure defined outputs from the register before a stable

clock has been supplied, RESET must be held in the low

state during power up.

In the DDR2 RDIMM application, RESET is specified to be

completely asynchronous with respect to CLK and CLK.

Therefore, no timing relationship can be guaranteed

between the two. When entering reset, the register will be

cleared and the outputs will be driven low quickly, relative to

the time to disable the differential input receivers. However,

when coming out of reset, the register will become active

quickly, relative to the time to enable the differential input

receivers. IDT74SSTUBF32869A must ensure that the

outputs remain low as long as the data inputs are low, the

clock is stable during the time from the low-to-high

transition of RESET and the input receivers are fully

enabled. This will ensures that there are no glitches on the

output.

The device monitors both DCS and CSR inputs and will

gate the Qn, PPO (Paritial-Parity-Out) and PTYERR (Parity

Error) Parity outputs from changing states when both DCS

and CSR are high. If either DCS and CSR input is low, the

Qn, PPO and PTYERR outputs will function normally. The

RESET input has priority over the DCS and CSR controls

and will force the Qn and PPO outputs low and the

PTYERR high.

The IDT74SSTUBF32869A includes a parity checking

function. The IDT74SSTUBF32869A accepts a parity bit

from the memory controller at its input pin PARIN one or

two cycles after the corresponding data input, compares it

with the data received on the D-inputs and indicates on its

opendrain PTYERR pin (active low) whether a parity error

has occurred. The number of cycles depends on the setting

of C1.

When used as a single device, the C1 input is tied low.

When used in pairs, the C1 inputs is tied low for the first

PTYERR signals are produced two clock cycles after the

corresponding data input. When used in pairs, the PTYERR

signals of the first register are left floating. The PPO outputs

of the first register are cascaded to the PARIN signas on the

second register (back). The PPO and PTYERR signals of

the second register are produced three clock cycles after

the corresponding data input. Parity implimentation and

device wiring for single and dual die is described in the

diagram below.

If an error occurs, and the PTYERR is driven low, it stays

low for two clock cycles or until RESET is driven low. The

DIMM-dependent signals (DCKE, DCS, CSR and DODT)

are not included in the parity check computations.

All registers used on an individual DIMM must be of the

same configuration, i.e single or dual die.

Features

•

14-bit 1:2 registered buffer with parity check functionality

•

Supports SSTL_18 JEDEC specification on data inputs

•

and outputs

50% more dynamic driver strength than standard

SSTU32864

Supports LVCMOS switching levels on C1 and RESET

inputs

Low voltage operation: V

= 1.7V to 1.9V

Available in 150 BGA package

Applications

•

DDR2 Memory Modules

•

Provides complete DDR DIMM solution with

•

ICS98ULPA877A or IDTCSPUA877A

Ideal for DDR2 667 and 800

14-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2

CONFIDENTIAL

IDT74SSTUBF32869A

7093/10

74SSTUBF32869ABKG相似产品对比

	74SSTUBF32869ABKG	74SSTUBF32869ABKG8
描述	CABGA-150, Tray	CABGA-150, Reel
Brand Name	Integrated Device Technology	Integrated Device Technology
是否无铅	不含铅	不含铅
是否Rohs认证	符合	符合
零件包装代码	CABGA	CABGA
包装说明	TFBGA, BGA150,11X19,25	TFBGA, BGA150,11X19,25
针数	150	150
制造商包装代码	BKG150	BKG150
Reach Compliance Code	compliant	compliant
ECCN代码	EAR99	EAR99
系列	SSTU	32869
JESD-30 代码	R-PBGA-B150	R-PBGA-B150
JESD-609代码	e1	e1
长度	13 mm	13 mm
逻辑集成电路类型	D FLIP-FLOP	D FLIP-FLOP
湿度敏感等级	3	3
位数	14	14
功能数量	1	1
端子数量	150	150
最高工作温度	70 °C	70 °C
输出极性	TRUE	TRUE
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	TFBGA	TFBGA
封装等效代码	BGA150,11X19,25	BGA150,11X19,25
封装形状	RECTANGULAR	RECTANGULAR
封装形式	GRID ARRAY, THIN PROFILE, FINE PITCH	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）	260	260
电源	1.8 V	1.8 V
传播延迟（tpd）	1.5 ns	3 ns
认证状态	Not Qualified	Not Qualified
座面最大高度	1.2 mm	1.2 mm
最大供电电压 (Vsup)	1.9 V	1.9 V
最小供电电压 (Vsup)	1.7 V	1.7 V
标称供电电压 (Vsup)	1.8 V	1.8 V
表面贴装	YES	YES
技术	CMOS	CMOS
温度等级	COMMERCIAL	COMMERCIAL
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)	TIN SILVER COPPER
端子形式	BALL	BALL
端子节距	0.65 mm	0.65 mm
端子位置	BOTTOM	BOTTOM
处于峰值回流温度下的最长时间	30	30
触发器类型	POSITIVE EDGE	POSITIVE EDGE
宽度	8 mm	8 mm
最小 fmax	340 MHz	340 MHz
Base Number Matches	1	1

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