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74AC161M

产品描述Counter ICs Sync Binary Counter
产品类别逻辑    逻辑   
文件大小361KB,共13页
制造商ST(意法半导体)
官网地址http://www.st.com/
标准
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74AC161M概述

Counter ICs Sync Binary Counter

74AC161M规格参数

参数名称属性值
是否Rohs认证符合
厂商名称ST(意法半导体)
零件包装代码SOIC
包装说明SOP, SOP16,.25
针数16
Reach Compliance Codecompliant
计数方向UP
系列AC
JESD-30 代码R-PDSO-G16
JESD-609代码e4
长度9.9 mm
负载电容(CL)50 pF
负载/预设输入YES
逻辑集成电路类型BINARY COUNTER
最大频率@ Nom-Sup60000000 Hz
最大I(ol)0.012 A
工作模式SYNCHRONOUS
湿度敏感等级3
位数4
功能数量1
端子数量16
最高工作温度125 °C
最低工作温度-55 °C
封装主体材料PLASTIC/EPOXY
封装代码SOP
封装等效代码SOP16,.25
封装形状RECTANGULAR
封装形式SMALL OUTLINE
包装方法TUBE
峰值回流温度(摄氏度)260
电源3.3/5 V
传播延迟(tpd)13 ns
认证状态Not Qualified
座面最大高度1.75 mm
最大供电电压 (Vsup)6 V
最小供电电压 (Vsup)2 V
标称供电电压 (Vsup)3.3 V
表面贴装YES
技术CMOS
温度等级MILITARY
端子面层Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式GULL WING
端子节距1.27 mm
端子位置DUAL
处于峰值回流温度下的最长时间30
触发器类型POSITIVE EDGE
宽度3.9 mm
最小 fmax95 MHz
Base Number Matches1

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74AC161
SYNCHRONOUS PRESETTABLE 4-BIT COUNTER
s
s
s
s
s
s
s
s
s
HIGH SPEED:
f
MAX
= 125MHz (TYP.) at V
CC
= 5V
LOW POWER DISSIPATION:
I
CC
= 8µA(MAX.) at T
A
=25°C
HIGH NOISE IMMUNITY:
V
NIH
= V
NIL
= 28 % V
CC
(MIN.)
50Ω TRANSMISSION LINE DRIVING
CAPABILITY
SYMMETRICAL OUTPUT IMPEDANCE:
|I
OH
| = I
OL
= 24mA (MIN)
BALANCED PROPAGATION DELAYS:
t
PLH
t
PHL
OPERATING VOLTAGE RANGE:
V
CC
(OPR) = 2V to 6V
PIN AND FUNCTION COMPATIBLE WITH
74 SERIES 161
IMPROVED LATCH-UP IMMUNITY
DIP
SOP
TSSOP
ORDER CODES
PACKAGE
DIP
SOP
TSSOP
TUBE
74AC161B
74AC161M
DESCRIPTION
The 74AC161 is an advanced high-speed CMOS
SYNCRONOUS PRESETTABLE COUNTER
fabricated with sub-micron silicon gate and
double-layer metal wiring C
2
MOS tecnology. It is a
4 bit binary counter with Asynchronous Clear.
The circuit have four fundamental modes of
operation, in order of preference: synchronous
reset, parallel load, count-up and hold. Four
control inputs, (CLEAR), (LOAD), (PE) and (TE),
determine the mode of operation as shown in the
Truth Table. A LOW signal on CLEAR overrides
PIN CONNECTION AND IEC LOGIC SYMBOLS
O
so
b
te
le
ro
P
uc
d
s)
t(
so
b
-O
counting and parallel loading and sets all outputs
on LOW state. A LOW signal on LOAD overrides
counting and allows information on Parallel Data
inputs to be loaded into the flip-flop on the next
rising edge of CLOCK. With LOAD and CLEAR
HIGH, PE and TE permit counting when both are
HIGH. Conversely, a LOW signal on either PE and
TE inhibits counting.
The CARRY OUTPUT is HIGH when TE is HIGH
and counter is in state 15.
All inputs and outputs are equipped with
protection circuits against static discharge, giving
them 2KV ESD immunity and transient excess
voltage.
P
te
le
od
r
s)
t(
uc
T&R
74AC161MTR
74AC161TTR
July 2001
1/13
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