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HCC4044BF

产品描述QUAD 3-STATE R-S LATCHES
产品类别逻辑    逻辑   
文件大小285KB,共13页
制造商ST(意法半导体)
官网地址http://www.st.com/
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HCC4044BF概述

QUAD 3-STATE R-S LATCHES

HCC4044BF规格参数

参数名称属性值
是否Rohs认证不符合
厂商名称ST(意法半导体)
零件包装代码DIP
包装说明DIP, DIP16,.3
针数16
Reach Compliance Code_compli
系列4000/14000/40000
JESD-30 代码R-GDIP-T16
JESD-609代码e0
负载电容(CL)50 pF
逻辑集成电路类型R-S LATCH
位数4
功能数量1
端子数量16
最高工作温度125 °C
最低工作温度-55 °C
输出特性3-STATE
输出极性TRUE
封装主体材料CERAMIC, GLASS-SEALED
封装代码DIP
封装等效代码DIP16,.3
封装形状RECTANGULAR
封装形式IN-LINE
峰值回流温度(摄氏度)NOT SPECIFIED
电源3/18 V
Prop。Delay @ Nom-Su300 ns
传播延迟(tpd)300 ns
认证状态Not Qualified
座面最大高度5.08 mm
最大供电电压 (Vsup)18 V
最小供电电压 (Vsup)3 V
标称供电电压 (Vsup)5 V
表面贴装NO
技术CMOS
温度等级MILITARY
端子面层Tin/Lead (Sn/Pb)
端子形式THROUGH-HOLE
端子节距2.54 mm
端子位置DUAL
处于峰值回流温度下的最长时间NOT SPECIFIED
触发器类型LOW LEVEL
宽度7.62 mm

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HCC/HCF4043B
HCC/HCF4044B
QUAD 3-STATE R-S LATCHES
QUAD NOR
QUAD NAND
.
.
.
.
.
.
.
.
R-S LATCH-4043B
R-S LATCH-4044B
QUIESCENT CURRENT SPECIFIED TO 20V
FOR HCC DEVICE
3-LEVEL OUTPUTS WITH COMMON OUTPUT
ENABLE
SEPARATE SET AND RESET INPUT FOR
EACH LATCH
5V, 10V, AND 15V PARAMETRIC RATINGS
NOR AND NAND CONFIGURATIONS
INPUT CURRENT OF 100nA AT 18V AND 25°C
FOR HCC DEVICE
100% TESTED FOR QUIESCENT CURRENT
MEETS ALL REQUIREMENTS OF JEDEC TEN-
TATIVE STANDARD N° 13A, ”STANDARD SPE-
CIFICATIONS FOR DESCRIPTION OF ”B”
SERIES CMOS DEVICES”
EY
(Plastic Package)
F
(Ceramic Frit Seal Package)
M1
(Micro Package)
C1
(Plastic Chip Carrier)
ORDER CODES :
HCC40XXBF
HCF40XXBM1
HCF40XXBEY
HCF40XXBC1
PIN CONNECTIONS
4043B
DESCRIPTION
The
HCC4043B, HCC4044B,
(extended tempera-
ture range) and the
HCF4043B, HCF4044B
(inter-
mediate temperature range) are monolithic
integrated circuits, available in 16-lead dual in-line
plastic or ceramic package and plastic micropack-
age. The
HCC/HCF4043B
types are quad cross-
coupled 3-state COS/MOS NOR latches and the
HCC/HCF4044B
types are quad cross-coupled 3-
state COS/MOS NAND latches. Each latch has a
separate Q output and individual SET and RESET
inputs. The Q outputs are controlled by a common
ENABLE input. A logic ”1” or ”high” on the ENABLE
input connects the latch states to the Q outputs. A
logic ”0” or ”low” on the ENABLE input disconnects
the latch states from the Q outputs, resulting in an
open circuit condition on the Q outputs. The open
circuit feature allows common bussing of the out-
puts.
June 1989
4044B
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