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CP00056K800JB14: 产品描述Wirewound Resistors - Through Hole; 产品类别无源元件电阻器; 文件大小101KB，共3页; 制造商Vishay(威世); 官网地址http://www.vishay.com

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Wirewound Resistors - Through Hole

IIR数字滤波器设计-在FPGA上实现任意阶IIR数字滤波器: [font=Verdana][font=Verdana]IIR数字滤波器设计-在FPGA上实现任意阶IIR数字滤波器[/font][/font]摘要：本文介绍了一种采用级联结构在FPGA上实现任意阶IIR数字滤波器的方法。此设计扩展性好，便于调节滤波器的性能，可以根据不同的要求在不同规模的FPGA上加以实现。IIR数字滤波器在很多领域中有着广阔的应用。与FIR数字滤波器相比，它可以用较低的阶数获...; aimyself FPGA/CPLD

EMP注入三极管的问题: [color=#333333][font="][size=14px]为什么对于三极管来说，有的文献写在EMP注入下，三极管失效模式是B-E结短路，但是有的文献写B-C结更敏感，更容易被损坏。[/size][/font][/color][font=PingFang SC, Lantinghei SC, Microsoft YaHei, arial, 宋体, sans-serif, tahom...; xmxxwyh 模拟电子

问一个简单的VHDL问题，信号线上电赋初值: 我有一个CPLD出来的IO口P，想要刚上电时是一种状态（比如0）。工作起来后，由另外一个信号S1，S2边沿触发P的状态变动。比如上电时P是0，当S1触发时P = 1，当S2触发时P = Z。这种用VHDL（或者其他语言）应该怎么实现呢？我的想法是用两个进程PROCESS（S1) PROCESS(S2)只要PROCESS启动后，P就在1和Z之间改变，但再也不会是0了但不知道初始化成0应该怎么描述。...; sioca FPGA/CPLD

今天老师留的作业.我不会做,有哪位高人给我指点一下: 实验3优先级继承1 实验目的掌握嵌入式实时操作系统?C/OS-II解决优先级反转的策略——优先级继承的原理。2 原理及程序结构2.1 实验设计2.1.1 优先级继承原理优先级继承的主要思想是：当高优先级任务因申请某共享资源失败被阻塞时，把当前拥有该资源的、且优先级较低的任务的优先级提升，提升的高度等于这个高优先级任务的优先级。在?C/OS-II中，在创建管理共享资源的互斥信号量时，可以指定一个PI...; sanny777 嵌入式系统

器件捷径: L0 L1 L2 L3 L4 L5 L6 L7 L8 L9 LA LB LC LD LE LF LG LH LI LJ LK LL LM LN LO LP LQ LR LS LT LU LV LW LX LY LZ M0 M1 M2 M3 M4 M5 M6 M7 M8 M9 MA MB MC MD ME MF MG MH MI MJ MK ML MM MN MO MP MQ MR MS MT MU MV MW MX MY MZ N0 N1 N2 N3 N4 N5 N6 N7 N8 NA NB NC ND NE NF NG NH NI NJ NK NL NM NN NO NP NQ NR NS NT NU NV NX NZ O0 O1 O2 O3 OA OB OC OD OE OF OG OH OI OJ OK OL OM ON OP OQ OR OS OT OV OX OY OZ P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 PA PB PC PD PE PF PG PH PI PJ PK PL PM PN PO PP PQ PR PS PT PU PV PW PX PY PZ Q1 Q2 Q3 Q4 Q5 Q6 Q8 Q9 QA QB QC QE QF QG QH QK QL QM QP QR QS QT QV QW QX QY R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 RA RB RC RD RE RF RG RH RI RJ RK RL RM RN RO RP RQ RR RS RT RU RV RW RX RY RZ

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