CT4G22252X1100V824KH6T,CT4G22252X1100V824KH6T pdf中文资料,CT4G22252X1100V824KH6T引脚图,CT4G22252X1100V824KH6T电路-Datasheet-电子工程世界

电子工程世界电子工程世界

Datasheet

Datasheet> 器件分类 > 无源元件> 电容器> CT4G22252X1100V824KH6T

PDF数据手册

CT4G22252X1100V824KH6T: 产品描述Ceramic Capacitor, Ceramic, 100V, 10% +Tol, 10% -Tol, X7R, -/+15ppm/Cel TC, 0.82uF, 3416,; 产品类别无源元件电容器; 文件大小4MB，共5页; 制造商火炬(TORCH); 官网地址http://www.torch.cn/; 火炬电子公司始创于1989年，系国家级高新技术企业、福建省十一五规划电子元器件发展支柱企业、福建省第二批创新型企业。火炬牌产品以技术领先质量可靠而广泛的应用于通讯设备、工业控制设备、精密仪表仪器、医疗设备、石油勘探设备等民用高端领域。

下载文档详细参数全文预览

CT4G22252X1100V824KH6T概述

Ceramic Capacitor, Ceramic, 100V, 10% +Tol, 10% -Tol, X7R, -/+15ppm/Cel TC, 0.82uF, 3416,

CT4G22252X1100V824KH6T规格参数

参数名称	属性值
Objectid	939423396
包装说明	, 3416
Reach Compliance Code	unknown
ECCN代码	EAR99
电容	0.82 µF
电容器类型	CERAMIC CAPACITOR
介电材料	CERAMIC
高度	11.37 mm
长度	8.62 mm
负容差	10%
端子数量	2
最高工作温度	125 °C
最低工作温度	-55 °C
封装形式	Radial
正容差	10%
额定（直流）电压（URdc）	100 V
系列	CT4G(2225,100V)
尺寸代码	3416
温度特性代码	X7R
温度系数	15% ppm/°C
端子节距	5.08 mm
宽度	4.06 mm

推荐资源

光电控制开关电路

BKSF-□2系列控制柜控制保护电路图

电容调光电路

Y3150型滚齿机电气原理图电路

并联分流电阻的启动继电器

逆变器为半桥式的开关电路图

关于DSP数字锁相放大器的设计: 有木有大神帮忙，我的毕设是关于DSP数字锁相放大器的设计，我现在编程编不好，达不到效果，很是愁人，望大神解决啊。。。。QQ 870612404...; 哎呦啊呜 DSP 与 ARM 处理器

【请教】高手帮解释下STM32中的Progress和Thread: PC软件编程也有Progress和Thread的概念，ARM中这个概念是如何的？...; TonnySun stm32/stm8

8*8点阵循环显示LOVE: 如下方的程序红色部分。我有个疑问，这样子执行的话，不相当于左移了两位吗？请大神指导，谢谢！#include#define uchar unsigned charuchar i,t,d;sbit WEI=P2^7;sbit DUAN=P2^6;sbit love_clk=P2^4;sbit love_data=P2^5;uchar code TAB[]={//0xFF,0xFF,0xFF,0xFF,...; liangzhanghuai 51单片机

单片机利用C语言产生正弦波DA数据: 通过改变单片机的DA输出电压，可以得到各种各样的电压波形输出，下面介绍产生正弦波形需送DA的数据是如何计算的。首先既然是正弦波，那么就要确定要输出一个周期正弦波的采样点数point，即由多少点组成了一周期的正弦波,还要知道单片机输出DA的数字值maxnum是多少，比如8位DA，maxnum=256。10位DA，maxnum=1024。知道以上两个值后，就开始计算需要得到的正弦波DA数据了，我设置一...; fish001 DSP 与 ARM 处理器

有奖直播：联咏安防监控方案及未来技术方向报名开始啦！: 直播时间：2022 年 7 月 19 日 10:00-11:00直播主题：联咏安防监控方案及未来技术方向直播简介：监视器的发展日新月异, 新趋势走向高画质, 高解析度, 影像处理, AI辨识运算及多路即时储存, 联咏科技(Novatek)在这个领域巳深耕十多年, 拥有多项技术优势及专利, 长期以来监控市场都保持了良好的增长态势, Novatek也凭借着技术优势,迅速地攻城掠地, 获得了很大的市场进...; EEWORLD社区综合技术交流

测试系统中的复位等待: 在verilog中模块都是全局的,所以可以直接在模块外使用内部的寄存器,下面的task中实现测试系统中的复位等待 // purpose: procedure to wait until the root port is done being reset task req_intf_wait_reset_end;beginwhile (bfm_req_intf_common.reset_in_pro...; eeleader FPGA/CPLD

小广播

热搜元器件

EEWorld订阅号

EEWorld服务号

汽车开发圈

About Us 关于我们客户服务联系方式器件索引网站地图最新更新手机版

站点相关：国产芯大学堂 TI培训 Datasheet 电子工程

器件索引 0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区中关村大街18号B座15层1530室电话:(010)82350740 邮编：100190

电子工程世界版权所有京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved