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PJDLLLC70

产品描述Protection Device TVS/ESD Arrays
产品类别分立半导体    二极管   
文件大小287KB,共3页
制造商强茂(PANJIT)
官网地址http://www.panjit.com.tw/

PANJIT 是一家全球 IDM,提供广泛的产品组合,包括 MOSFET、肖特基二极管、SiC 器件、双极结型晶体管和电桥等。公司旨在满足客户在汽车、电源、工业、计算、消费和通信等各种应用领域的需求。他们的愿景是通过质量可靠、节能高效的产品为世界提供电源,为人们带来更绿色、更智能的未来。公司核心价值观包括创新、责任、以客户为中心、学习与成长、相互信任和协作。

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PJDLLLC70概述

Protection Device TVS/ESD Arrays

功能特点

产品名称:Protection Device TVS/ESD Arrays


产品型号:PJDLLLC70


产品参数:


Peak Power Dissipation 8x20μs PPPM :


Reverse Stand-off Voltage VRWM: Max=70V


Reverse Leakage IR@VRWM : Max=1μA


Max Clamping Voltage@8x20μs PPPM Vc@Ipp :2/7/13V


Peak Pulse Current 8x20μs PPPM Ipp :1/5/12A


Off-State Capacitance, 1MHz Zero dc Bias CO :Max=1pF


Package:SOT-563



PJDLLLC70规格参数

参数名称属性值
厂商名称强茂(PANJIT)
包装说明GREEN, SMT, 6 PIN
针数6
Reach Compliance Codecompli
ECCN代码EAR99
最小击穿电压85 V
配置2 BANKS, COMMON ANODE, 2 ELEMENTS
二极管元件材料SILICON
二极管类型TRANS VOLTAGE SUPPRESSOR DIODE
JESD-30 代码R-PDSO-F6
JESD-609代码e3
元件数量4
端子数量6
最高工作温度125 °C
最低工作温度-55 °C
封装主体材料PLASTIC/EPOXY
封装形状RECTANGULAR
封装形式SMALL OUTLINE
极性UNIDIRECTIONAL
认证状态Not Qualified
最大重复峰值反向电压70 V
表面贴装YES
技术AVALANCHE
端子面层MATTE TIN
端子形式FLAT
端子位置DUAL

PJDLLLC70文档预览

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PJDLLLC70
Very Low Capacitance Diode Array
This diode array is configured to protect up to two high speed data
transmission lines, used in Low Voltage Differential Signal (LVDS) ports.
Acting as a line terminator, minimizes overshoot and undershoot conditions
due to bus impedance as well as protect against over-voltage events as
electrostatic discharges. The line-line concept minimizes the problems to
customers to re-route PCB lines, simplifying the design.
SOT563 Package
6
5
4
1
2
SPECIFICATION FEATURES
Maximum Capacitance of 1.2pF at 0Vdc 1MHz Line-to-Ground
Maximum Leakage Current of 1µA @ VRWM
Industry Standard SMT Package SOT563
IEC61000-4-2 Full Compliance; 15kV Air, 8kV Contact*
100% Tin Matte finish (LEAD-FREE PRODUCT)
3
Line1 +VREF Line2
6
5
4
APPLICATIONS
USB 2.0 and Firewire Port Protection
HDMI Version 1.3
DVI
1
2
3
Line1 Gnd Line2
Note: pins 1and 6 (Line1) as well as pins 3
and 4 (Line2) must be connected
externally, as the drawing attached below.
MARKING : 70
I/O Line 1
GND
I/O Line 2
1
6
2
5
+VREF
3
4
Line-line concept ease the PCB design, directly placing the device over
the data lines, opening only the contact points. VREF is fixed by the
operating voltage, referenced to the ground.
MAXIMUM RATINGS
Tj = 25°C Unless otherwise noted
Rating
Peak Pulse Current (8/20µs Waveform)
Rectifier Repetitive Peak Reverse Voltage
Operating Junction Temperature Range
Storage Temperature Range
Soldering Temperature, t max = 10s
Symbol
I
PPM
V
RRM
T
J
T
stg
T
L
Value
12
70
-55 to +125
-55 to +150
260
Units
A
V
°C
°C
°C
Note: ESD Testing requires to connect a TVS between +VREF and GND, if there is no +VREF Bias connected.
7/23/2009
Page 1
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