3-8 译码器
概述
TM74HC138
TM74HC138是一款高速COMS器件,引脚兼容½功耗肖基特TTL(LSTTL)系列。TM74HC138
有三个地址数据输入端(A0、A1、A2)和八个有效译码为½的输出端
(Y0 - Y7);TM74HC138有三个½½控制端(E1 、E2 、E 3),½E1 、E2为½电平且E3
为高电平时,八个译码输出端才有译码输出,否则八个译码输出端将全为高。TM74HC138通
常应用于单个三地址数据输入八译码输出的3-8译码器,也可根据½½信号特点用两个
TM74HC138实现四地址数据输入和16 译码输出的 4-16 译码器,
应用中未½用的½½端要处
在译码有效输出½½电平状态。
功½说明
采用 CMOS工艺
½功耗
响应速度快
工½电压范围:3.0V--5.0V
适用领域:消费类电子产品,适用于数字电路中的3—8译码功½
封装½式:SOP16、DIP16、QFN16(3*3)
管脚定义
A1
A2
A3
E1
E2
E3
Y7
GND
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
VDD
Y0
Y1
Y2
Y3
Y4
Y5
Y6
(TOP VIEW)
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真值表
输入
E1
H
×
×
L
L
L
L
L
L
L
L
E2
×
H
×
L
L
L
L
L
L
L
L
E3
×
×
L
H
H
H
H
H
H
H
H
A0
×
×
×
L
H
L
H
L
H
L
H
A1
×
×
×
L
L
H
H
L
L
H
H
A2
×
×
×
L
L
L
L
H
H
H
H
Y0
H
H
H
L
H
H
H
H
H
H
H
Y1
H
H
H
H
L
H
H
H
H
H
H
Y2
H
H
H
H
H
L
H
H
H
H
H
Y3
H
H
H
H
H
H
L
H
H
H
H
TM74HC138
输出
Y4
H
H
H
H
H
H
H
L
H
H
H
Y5
H
H
H
H
H
H
H
H
L
H
H
Y6
H
H
H
H
H
H
H
H
H
L
H
Y7
H
H
H
H
H
H
H
H
H
H
L
注:
H=高电平,L=½电平,×=不关心
在干燥季节或者干燥½用环境内,容易产生大量静电,静电放电可½会损坏集成电路,天微
电子建议采取一切适½的集成电路预防处理措½,如果不正½的操½和焊接,可½会造成ESD损
坏或者性½下降, 芯片无法正常工½。
绝对最大额定值范围(Ta = 25℃)
(1)
(2)
参数
VDD
VI1
PD
Topr
Tstg
ESD
逻辑电源电压
逻辑输入电压
功率损耗
工½温度范围
储存温度范围
人½模式(HBM)
机器模式(MM)
范围
-0.5½7.0
-0.5 —VDD + 0.5
<400
-40½+85
-55½+150
3000
300
单½
V
V
mW
℃
℃
V
V
(1)以上表中这些等级,芯片在长时间½用条件下,可½造成器件永久性伤害,可降½器件的可靠性。天
微电子不建议在其它任½条件下,芯片超过这些极限参数工½。
(2)所有电压值均相对于½络地测试
推荐工½条件范围
(
在-40℃~+85℃下)除非另有说明
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参数
直流参数规格表:VDD=5.0V
VDD
V
IH
V
IL
TA
TJ
逻辑电源电压
高电平输入电压
½电平输入电压
工½温度范围
工½结温范围
--
VDD=5.0V
VDD=5.0V
--
--
3.0
3.0
--
-40
-40
TM74HC138
TM74HC138
测试条件
最小值
典型值
5.0
--
--
--
--
最大值
6.0
--
2.0
+85
+125
单½
V
V
V
℃
℃
电气特性
(在 VDD=3.5V~5.5V 和-40℃~+85℃下,典型值 VDD=5V 和 TA=+25℃)除非另有说明
参数
V
OH
V
OL
IDD
I
OH
I
OL
高电平输出电压
½电平输出电压
静态电流
输出高电平驱动电流
输出½电平驱动电流
测试条件
VDD=5.0V
VDD=5.0V
VDD=5V,输入接 GND,
输出悬空
VDD=5.0V,Y
N
=4.0V
VDD=5.0V,Y
N
=1.2V
TM74HC138
最小值
VDD-0.2
--
0.18
--
--
典型值
--
--
0.35
-30
60
最大值
--
0.1
1.0
--
--
单½
V
V
uA
mA
mA
交流特性
(在 VDD=3.5V~5.5V 和-40℃~+85℃下,典型值 VDD=5V 和 TA=+25℃)除非另有说明
参数
T
PLH
T
PHL
T
THL
T
TLH
输出上升延时
输出下降延时
输出上升沿
输出下降沿
测试条件
VDD=5.0V
f=100KHz
CL=50pF
TM74HC138
最小值
--
--
--
--
典型值
15
17
17
5
最大值
30
30
30
15
单½
ns
ns
ns
ns
时序图
An ,E3 INPUT
50%
50%
tPHL
90%
Yn,OUTPUT
tTHL
50%
10%
tPLH
90%
50%
10%
tTLH
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