GM8905C
24 ½ FPD-LINK II 发送器
2015.3
成½振芯科技股½有限公司
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数据手册
24
½
FPD-LINK II
发送器
GM8905C
版本记½：1.0
新旧版本改动比较：
旧版
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½前版本
文档页数
GM8905C
½前版本时间：2015 年
3
月
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编制时间：2015 年
3
月
由成½振芯科技股½有限公司发布
发布地点：成½
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成½振芯科技股½有限公司
数据手册
24
½
FPD-LINK II
发送器
1 概述
GM8905C
GM8905C
型
24
½
FPD-LINK II
发送器，其主要功½是实现将并行的
24bit
的
RGB
数
据以及
3
½控制信号（HS/VS/DE）½换为
1
路高速差分信号输出。
芯片内部集成终端电阻，可通过外部I/0 或I
2
C总线进行配½，支持power down模式。芯
片core电源V
DDn
为
1.8V，IO电源V
DDIO
可支持
3.3V和 1.8V两种电压。
该芯片的主要应用领域是视频图像的高速传输，
采用
1
对差分传输线缆即可实现视频信
号传输，极大提高了视频图像传输系统的集成度。
2 特征
a）
b）
c）
d）
e）
工½温度范围：-40℃½85℃；
电源电压V
DDn
：1.8V；
电源电压V
DDIO
：3.3V或
1.8V；
封装½式：QFN48；
器件等级：工业级。
3 封装及引脚功½说明
本器件采用
48
引线的方½扁平无引脚封装（QFN48）
，引脚排序如下所示。
B[5] B[4] B[3] B[2] B[1] B[0] G[7] G[6] G[5] G[4] G[3] G[2]
48
B[6]
B[7]
HS
VS
DE
ID[x]
VDDL
SCL
SDA
1
2
3
4
5
6
7
8
9
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
G[1]
G[0]
R[7]
R[6]
R[5]
31 BISTEN
( DAP )
30 VDDIO
29
28
27
26
25
R[4]
R[3]
R[2]
R[1]
R[0]
PCLK 10
RFB
11
CONFIG[0] 12
13
CONFIG[1]
14
VDDP
15
RES0
16
RES1
17
VDDHS
18
RES2
19
DOUT-
20
DOUT+
21
PDB
22
VDDTX
23
De-Emph
24
VODSEL
图
1 GM8905C
引脚排布图
该芯片的各引脚功½描述见表
1：
1
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24
½
FPD-LINK II
发送器
表
1
引脚描述
管脚名
LVCMOS 并行接口
R[7:0]
34, 33, 32, 29,
28, 27, 26, 25
42, 41, 40, 39,
38, 37, 36, 35
2, 1, 48, 47,
46, 45, 44, 43
3
I, LVCMOS
w/ pull-down
I, LVCMOS
w/ pull-down
I, LVCMOS
w/ pull-down
I, LVCMOS
w/ pull-down
I, LVCMOS
w/ pull-down
I, LVCMOS
w/ pull-down
I, LVCMOS
w/ pull-down
RED 并行数据输入端
(MSB = 7, LSB = 0)
GREEN 并行数据输入端
(MSB = 7, LSB = 0)
BLUE 并行数据输入端
(MSB = 7, LSB = 0)
Horizontal Sync 数据输入端
序号
类型
描述
GM8905C
G[7:0]
B[7:0]
HS
VS
4
Vertical Sync 数据输入端
DE
5
Data Enable 数据输入端
Pixel Clock 数据输入端
采样关系通过 RFB 管脚配½
PCLK
控制配½接口
PDB
10
21
I, LVCMOS
w/ pull-down
I, LVCMOS
w/ pull-down
Power-down Mode 控制输入端
PDB = 1, 芯片正常工½；PDB = 0, 芯片关断。
差分摆幅控制输入端
VODSEL = 1, LVDS VOD=420 mV；VODSEL = 0, LVDS VOD=280 mV。
去加重控制输入端
通过可调电阻下拉到 GND 可实现不同的去加重控制
Resistor Value (kΩ)
去加重设½
去加重关断
½12dB
½9dB
½6dB
½3dB
VODSEL
24
De-Emph
23
I, Analog
w/ pull-up
Open
0.6
1.0
2.0
5.0
RFB
11
I, LVCMOS
w/ pull-down
时钟采样沿控制
RFB = 1, 时钟上升沿采样输入并行数据
RFB = 0, 时钟下降沿采样输入并行数据
模式控制
CONFIG
[1:0]
13,12
I, LVCMOS
w/ pull-down
CONFIG[1:0] = 00: 对接 DS90UR906 或 GM8906C,控制信号滤波功
½关断
CONFIG[1:0] = 01: 对接 DS90UR906 或 GM8906C,控制信号滤波功
½开启
2
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½
FPD-LINK II
发送器
Pin name
控制配½接口
I
2
C配½芯片地址设½
Pin#
Type
Description
GM8905C
通过 RID 接地和 10 kΩ 电阻上拉到 1.8V 电源分压控制。
RID kΩ(5% tol)
Address 7'b
Address 8'b
0 appended (WRITE)
ID[x]
6
I, Analog
0.47
2.7
8.2
Open
7b'110 1001 (h'69)
7b'110 1010 (h'6A)
7b'110 1011 (h'6B)
7b'110 1110 (h'6E)
8b'1101 0010 (h'D2)
8b'1101 0100 (h'D4)
8b'1101 0110 (h'D6)
8b'1101 1100 (h'DC)
RID ≠ 0Ω，端口禁止直接接到 GND.
SCL
SDA
8
9
I, LVCMOS
I/O, LVCMOS
Open Drain
I, LVCMOS
w/ pull-down
I, LVCMOS
w/ pull-down
I
2
C配½时钟输入端，需要 4.7kΩ电阻上拉到VDDIO
I
2
C配½数据输入/输出端，需要 4.7kΩ电阻上拉到VDDIO
BIST 测试模式控制输入端
BISTEN = 1, BIST 测试模式½½；
BISTEN = 0, BIST 测试模式关断。
保留管脚，接到 GND.
BISTEN
31
RES[2:0]
串行接口
DOUT+
18,16,15
20
O, LVDS
差分输出正端。
输出必须接 100 nF 的 AC 耦合电容。
差分输出负端。
输出必须接 100 nF 的 AC 耦合电容。
DOUT-
电源和地
19
O, LVDS
VDD (VDDn and VDDIO)电源上电时间必须要小于 1.5ms，如果慢于 1.5ms 就需要在 PDB 管脚增加到地的滤波电容，保证在电源
上电完成后，再½½芯片。输入并行数据摆幅必须配合 VDDIO 电源进行同步设计，两者保持一致。
VDDL
VDDP
VDDHS
VDDTX
VDDIO
GND
7
14
17
22
30
DAP
Power
Power
Power
Power
Power
Ground
数字电源端, 1.8 V ±5%
锁相环电源端, 1.8 V ±5%
高速串行电源端, 1.8 V ±5%
输出驱动电源端, 1.8 V ±5%
LVCMOS I/O 电源端, 1.8 V ±5% OR 3.3 V ±10%
DAP 为芯片 GND 端，在芯片背面，PCB 设计上 DAP 连接至少需设计 9 个以上 GND 通
孔，保证芯片有很½的地接触。
3
51单片机
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