安路科技 AL3 系列 FPGA
数据手册
DS001 (v1.3) 2017
年
9
月
安路科技
AL3
器件系列数据手册
目½
目 ½
目
1.1
1.2
½............................................................. 1
AL3 器件系列特性 ................................................................ 4
AL3 器件介绍 .................................................................... 6
1 简介 ............................................................. 4
2 AL3 架构概述 ..................................................... 7
2.1
PFB 模块 ........................................................................ 8
SLICE ....................................................................... 9
PFB 操½模式 ............................................................... 11
寄存器 ..................................................................... 12
互连（Routing） ............................................................ 13
2.1.1
2.1.2
2.1.3
2.1.4
2.2
嵌入式存储器模块（EMB） ....................................................... 14
简介 ....................................................................... 14
RAM 存储器模式 ............................................................. 16
RAM 存储器模式下的端口信号 ................................................. 16
RAM 存储器模式下的常见配½ ................................................. 18
FIFO 模式 .................................................................. 22
EMB32K 介绍 ................................................................ 27
2.2.1
2.2.2
2.2.3
2.2.4
2.2.5
2.2.6
2.3
时钟资源 ...................................................................... 29
全局时钟 ................................................................... 29
输入输出时钟 ............................................................... 32
时钟分频器 ................................................................. 33
2.3.1
2.3.2
2.3.3
2.4
锁相环 PLL ..................................................................... 35
简介 ....................................................................... 35
动态相移 ................................................................... 36
时钟反馈模式 ............................................................... 37
2.4.1
2.4.2
2.4.3
2.5
数字信号处理（DSP） ........................................................... 39
½系结构 ................................................................... 39
操½模式 ................................................................... 43
2.5.1
2.5.2
2.6
输入输出逻辑（IOL） ........................................................... 46
输入寄存器 ................................................................. 46
2.6.1
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1
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AL3
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目½
2.6.2
2.7
输出寄存器 ................................................................. 46
输入输出缓冲器（IOB） ......................................................... 48
IOB 简介 ................................................................... 48
I/O 分组 ................................................................... 48
2.7.1
2.7.2
2.8
AL3 FPGA 配½说明 .............................................................. 50
配½模式 ................................................................... 51
串行配½模式 ............................................................... 52
串行配½模式级联 ........................................................... 54
从动并行配½模式 ........................................................... 56
JTAG 配½模式 .............................................................. 57
2.8.1
2.8.2
2.8.3
2.8.4
2.8.5
3 直流和交流特性 .................................................. 58
3.1
直流电气特性 .................................................................. 58
最大绝对额定值 ............................................................. 58
推荐基本操½条件 ........................................................... 59
静态供电电流
1,2
3.1.1
3.1.2
3.1.3
3.1.4
3.1.5
3.1.6
3.1.7
3.1.8
3.1.9
3.2
............................................................. 60
热插拔规格 ................................................................. 60
上电复½电压阈值 ........................................................... 61
I/O 直流电气特性 ........................................................... 61
I/O 管脚电容 ............................................................... 62
单端 I/O 直流电学特性 ....................................................... 62
差分 I/O 电学特性 ........................................................... 63
交流电气特性 .................................................................. 63
时钟性½ ................................................................... 63
锁相环(PLL)规格 ............................................................ 64
嵌入数字信号处理模块（DSP）规格 ............................................ 65
存储器模块（EMB）规格 ...................................................... 65
高速 I/O 接口性½ ........................................................... 66
配½模块和 JTAG 规格 ........................................................ 67
3.2.1
3.2.2
3.2.3
3.2.4
3.2.5
3.2.6
4 引脚和封装 ...................................................... 68
4.1
4.2
引脚定义和规则 ................................................................ 68
TQFP144 引脚说明- AL3A6/AL3A10 ................................................. 69
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目½
4.3
4.4
fBGA256 引脚说明- AL3A6/AL3A10 ................................................. 72
封装信息 ...................................................................... 77
TQFP144 封装规格 ........................................................... 77
fBGA256 封装规格 ........................................................... 79
4.4.1
4.4.2
5 订购信息 ........................................................ 81
6 版本信息 ........................................................ 83
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3
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简介
DS001 (v1.3)
2017
年
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简介
灵活的逻辑结构
共有
5
种器件，规模从
6,682
到
137,626
LUTs，用户 IO
数量从
144
到
500.
源同步输入/输出接口
输入/输出单元包含
DDR
寄存器
7:1 Gearing for Display I/Os
Generic DDR
专用
DDR3
存储器接口
1
高性½，灵活的输入/输出缓冲器
可配½支持以下单端标准
LVTTL
LVCMOS (3.3/2.5/1.8V/1.5/1.2V)
PCI
SSTL 3.3V and 2.5V (Class I and II)
SSTL 1.8V and 1.5V (Class I)
HSTL 1.8V and 1.5V (Class I)
通过配½支持以下差分标准
LVDS，Bus-LVDS, MLVDS, RSDS,
LVPECL
支持热插拔
可配½上拉/下拉模式
片内
100
欧姆差分电阻
可配½½密特触发器，最大
0.5V
迟滞
时钟资源
16
个全局时钟
针对高速
I/O
接口设计的
2
路
ECLK
1.1 AL3 器件系列特性
½功耗器件
先进的
65nm
½功耗工艺
静态功耗½至
4mA
支持分布式和嵌入式存储器
最大支持
3 Mbits
嵌入块存储器
嵌入块存储器容量
9 Kbits，可配½为真双
口，8Kx1 到
512x18
模式
最大支持
917 Kbits
分布存储器
专用
FIFO
控制逻辑
可配½逻辑模块(PLBs)
优化的
LUT4/LUT5
组合设计
双端口分布式存储器
支持算数逻辑运算
快速进½链逻辑
嵌入式乘法器
单一
Slice
支持
2
个
M18x18
或
4
个
M9x9
最大支持
280
个
M18x18
优化级联结构
时分复用
54-bit MAC
1
运算精度：36x36,
36x18
1
, 18x18, 9x9
1
仅
AL3_55
和
AL3_130
支持
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