BL1302A67/1302A67S
单片串行接口编译码器滤波器
一、概述
BL1302A67/BL1302A67S 由编码器，译码器，基准电压源，发送与接收滤波器,
时钟和控制电路, 串行 PCM 接口等组成。电路½完成符合 A 律的编译码/滤波功½，
与 TP3067 兼容。
电路按功½可分成发送和接收二大部分：
发送部分:发送的音频信号，首先进入一运放 ,调节其外接电阻，可控制运
放增益。其后经过一有源 RC 前½滤波器, 用以抑制甚高频噪声，完成限带功½。 继
而是带通滤波器，½总的通带在 0.2½3.4kHz 范围之内。然后经过采样、保持、模数
½换，并按 A 律进行编码,最后成为串行的 PCM 码输出。
接收部分：由扩展译码器和一个½通滤波器所组成。扩展译码器将 A 律的 PCM
码 恢 复 成 模 拟 信 号 。 ½ 通 滤 波 器 校 正 译 码 输 出 的 sinx/x 响 应 ， 抑 制 掉
3.4kHz 以 上 的 信 号 。 接 收 部 分 的 输 出 有 功 率 放 大 器 ， 提 供 推 ½ 式
平衡输出驱动½力。
器件工½需要如下时钟:发送和接收的主时钟；与主时钟同步的收发½时钟，
其频率范围是 64kHz½2.048MHz；以及收和发的帧同步脉冲。
二、电路特点
•
本电路是一个完整的编译码加滤波器的系统(COMBO), 它包括：
a.发送高通和½通滤波器
b.带有 sinx/x 校正的接收½通滤波器
c.有源 RC 噪声滤波器
d. A 律压扩编译码器
e.内部精密参考电压源
f.串行的输入/输出接口
g.内部自动校零
h. 接收部分的输出是推½式功率放大器
•
20 脚双列直插 或 SOP 塑料封装
•
满足 ITU 规范的相关要求
•
±
5V 的工½电压
•
½功耗 工½时典型为 60mW
卸电状态为 3mW
•
½自动进入卸电状态
•
与 TTL 和 CMOS 电平兼容的数字接口
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三、管脚说明，管脚图，方框图
1.管脚说明
编 号 代
号
I/O
1
VPO
+
O
2
GNDA
I
－
3
VPO
O
4
VPI
I
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
VF
R
O
V
CC
FS
R
D
R
BCLK
R
/CLKSEL
MCLK
R
/PDN
MCLK
X
BLCK
X
D
X
FS
X
TS
X
ANLB
GS
X
-
VF
X
I
+
VF
X
I
V
BB
O
I
I
I
I
I
I
I
O
I
O
I
O
I
I
I
说
明
接收功放的非反向输出
模拟地，所有信号½以此脚电平½参考
接收功放的反向输出
接收功放的反向输入.
将 VPI 与 V
BB
相 接 时，接收
功放处于卸电状态
接收放大器的模拟输出
正电源，V
CC
= 5V±5%
接收帧同步脉冲
接收 PCM 数据输入端
接收½时钟兼主频选择
接收主时钟兼卸电控制
发送主时钟
发送½时钟
三态 PCM 数据输出
发送帧同步脉冲输入
开漏输出端，编码时隙输出½电平
模拟回路返回(loopback)控制端。逻辑”0”时正常工½；
+
逻辑”1”时，发送滤波器的输入与 VPO 端相接
发送输入放大器的模拟输出
发送输入放大器的负向输入端
发送输入放大器的正向输入端
负电源，V
BB
= -5V±5%
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2.管脚图
管脚图
VPO
+
1
2
3
4
5
6
R
R
20
19
18
17
16
15
14
13
3
12
11
BL1302A67/BL1302A67S
VBB
VF
VF
GS
X
I
X
I
X
+
GNDA
VPO
-
VPI
V F
R
O
V
CC
FS
D
BCLK
R
-
ANLB
TS
FS
D
X
X
X
7
8
9
10
/C L K S E L
R
BCLK
X
M CLK
X
M CLK
/P D N
P D IP 2 0 / S O P
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3. 方框图
接收模拟
信号入
VF
X
I-
R1
VF
X
I+
_
+
R2
GS
X
ANLB
自动调零逻
辑
R
RC
有
开关电
容带通
滤波器
采样/保持
数模
½换器
VPO+
R
VPO-
R3
VPI
R4
_
+
源滤波
器
_
+
电压
基准
发送
PCM
输出
D
X
PCM
输入
D
R
A/D
控制逻辑
比较器
开关电容
½通滤波器
采样/保持数
模½换器
移½
寄存
器
CE
接收
移½
寄存
器
CLK
RC
有源滤波
VF
R
O
5V
5V
定时和控制
GND
MCLK
R
BCLK
R
/
/ PDN
CLKSEL
V
CC
V
BB
GND
TS
X
MCLK
X
BLCK
X
FS
R
FS
X
四、功½描述
1.启动
½接通电源时，器件被内部上电复½线路初始化并进入卸电状态。全部模拟线路和大部
_
+
分数字逻辑处于不活动状态，D
X
，VF
R
O，VPO 和 VPO 端处于高阻态。要½器件上电，必须在
MCLK
R
/PDN 端½加逻辑½电平或时钟，并在 FSx 和/或 FS
R
端½加脉冲。从而有二种卸电控制
方式。其一是½ MCLK
R
/PDN 处于高电平；另一方法是½ FSx 和 FS
R
端连续地处于½电平，在最
后的 FSx 或 FS
R
脉冲后大约 2ms，器件将进入卸电状态。第一个 FSx 或 FS
R
将½器件上电。三
态 PCM 数据输出 Dx 在第二个 FSx 脉冲到来前一直保持高阻态。
2.同步工½
同步工½时，发送和接受必须½加同一主钟。在这一方式下，MCLKx 端必须加一
时钟，而 MCLK
R
/PDN 端可用½卸电控制。MCLK
R
/PDN 端的½电平½器件上电，而高电
平½器件卸电。任一情况下，MCLKx 均被选½发送和接收电路的主钟。BCLKx 端必须
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½加½钟，而 BCLK
R
/CLKSEL 端用于为 1.536MHz,1.544MHz 或 2.048MHz 选择合适的内
部分频器。对于 1.544MHz 工½，器件自动补偿每帧的第 193 个时钟脉冲。
½ BCLK
R
/CLKSEL 端为固定电平时，BCLKx
表 主频的选择
被选主频
将同时½为发送与接收的½钟。右表示出工½
B C L K
R
/ L K SE L
C
Cl
ocked
2.
048M H z
频率与 BCLK
R
/CLKSEL 状态的对应关系。
0
1.
536M H z或1.
544M H z
BCLKx 与 BCLK
R
可以从 64kHz 至 2.048MHz,两
1
2.
048M H z
者频率不一定相等，½必须与 MCLKx 同步。
每一 FSx 脉冲启动一编码周期，上一编码周期的 PCM 码在 BCLKx 的上沿从 Dx 端
移出。八个½钟周期后，三态 Dx 输出回到高阻态。在有 FS
R
脉冲时，PCM 码在 BCLKx
(或 BCLK
R
，如果它是一个脉冲)的下沿经 D
R
端锁存。FSx 和 FS
R
必须与 MCLKx/
R
同步。
3.短帧同步工½
器件可以用短帧同步或长帧同步脉冲。刚上电时，器件处于短帧方式。在此方式
下,帧 同步脉冲 FSx 和 FS
R
必须为一个½钟周期长，定时关系见短帧定时图。在 FSx
为高电平期间有一 BCLKx 下沿，接着的 BCLKx 上沿将启动 Dx 输出缓冲器输出符号
½，随后的七个上沿输出剩下的七½，接着的下沿禁止 Dx 输出。在 FS
R
为高电平期间
有一 BCLK
R
(或 BCLKx，如果 BCLK
R
为恒定电平)下沿，接着的 BCLK
R
下沿锁存符号½，
随后的七个下沿锁存½下的七½。
4.长帧同步工½
长帧方式下,帧同步脉冲 FSx 和 FS
R
必须是三½以上½钟周期长，定时关系见长帧
定时图。器件根据发送帧同步脉冲 FSx 来判定½用的是长帧还是短帧脉冲。对于
64kHz 工½，帧同步脉冲必须至少有 160ns 的½电平。Dx 输出缓冲器为 FSx 的上沿或
BCLKx 的上沿(以后到者为准)所启动并输出符号½。随后的七个 BCLKx 上沿输出½下
的七½。Dx 输出为 BCLKx 的第八个上沿后的下沿或 FSx 的下沿(看谁后到)所禁止。
接收帧同步脉冲 FS
R
的上沿将½ D
R
端的 PCM 数据在接着的八个 BCLK
R
(或 BCLKx，如果
BCLK
R
为恒定电平)下沿锁存。
5.半通道工½
除了通常的全通道工½方式，器件还可以工½在半通道工½方式下。保持 FS
R
为
½电平，器件就进入发送半通道工½方式；D
R
端的 PCM 数据不于理睬。保持 FSx 为½
电平，FS
R
½加脉冲，器件进入接收半通道工½方式。在此方式下，发送电路的大部
分停止工½，Dx 和 TS
X
输出保持高阻态。如果 MCLK
R
为时钟，则 MCLK
R
被用½内部主
钟。如果 MCLK
R
不是时钟,则 MCLKx 被用½内部主钟,½此时须与 FS
R
同步。如果 BCLK
R
不是时钟,BCLKx 用½接收½钟。在接收半通道方式，FS
R
的长度用于决定½用长帧还
是短帧定时方式。
6.工½方式的½换
工½方式½换如右图所示。不推荐½用全通道与接收半通道之间的½换与发送半
通道向接收半通道的½换。
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聊聊、笑笑、闹闹
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