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X3101

器件型号:X3101
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
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器件描述

Reed Relay; Contacts:SPST; Contact Carry Current:1A; Coil Voltage DC Max:12V; Relay Terminals:Thru Hole; Switching Current Max:0.5A; Switching Voltage Max:200V; Contact Carrying Power:10W; Leaded Process Compatible:Yes RoHS Compliant: Yes

X3101器件文档内容

NOTPROESCSOIBMLMEESNUDBIESSDLT9FI2TO0U8RTENDEPaWRtaODDSEUhSCeIGeTtNS             January 3, 2008                   X3100, X3101

                                                                                                                            4 Cell/3 Cell

                                                                                                                                    FN8110.1

3 or 4 Cell Li-ion Battery Protection and                                         Features
Monitor IC
                                                                                  Software Selectable Protection Levels and Variable
The X3100 is a protection and monitor IC for use in battery                          Protect Detection/Release Times
packs consisting of 4 series Lithium-Ion battery cells. The
X3101 is designed to work in 3-cell applications. Both devices                     Integrated FET Drive Circuitry
provide internal over-charge, over-discharge, and over-                            Cell Voltage and Current Monitoring
current protection circuitry, internal EEPROM memory, an                           0.5% Accurate Voltage Regulator
internal voltage regulator, and internal drive circuitry for                      Integrated 4k-bit EEPROM
external FET devices that control cell charge, discharge, and                      Flexible Power Management with 1A Sleep Mode
cell voltage balancing.                                                            Cell Balancing Control
                                                                                  Pb-Free Available (RoHS Compliant)
Over-charge, over-discharge, and over-current thresholds
reside in an internal EEPROM memory register and are                              Benefit
selected independently via software using a 3MHz SPI serial
interface. Detection and time-out delays can also be individually                  Optimize protection for chosen cells to allow maximum
varied using external capacitors.                                                    use of pack capacity

Using an internal analog multiplexer, the X3100 or X3101                           Reduce component count and cost
allow battery parameters such as cell voltage and current                         Simplify implementation of gas gauge
(using a sense resistor) to be monitored externally by a                           Accurate voltage and current measurements
separate microcontroller with A/D converter. Software on this                      Record battery history to optimize gas gauge, track pack
microcontroller implements gas gauge and cell balancing
functionality in software.                                                           failures and monitor system use
                                                                                  Reduce power to extend battery life
The X3100 and X3101 contain a current sense amplifier.                            Increase battery capacity and improve cycle life battery life
Selectable gains of 10, 25, 80 and 160 allow an external
10-bit A/D converter to achieve better resolution than a more
expensive 14-bit converter.

An internal 4k-bit EEPROM memory featuring IDLockTM
allows the designer to partition and "lock in" written battery
cell/pack data.

The X3100 and X3101 are each housed in a 28 Ld TSSOP
package.

Functional Diagram

                                                 VCC RGP RGC RGO                                  UVP/OCP OVP/LMON

      VCELL1                                                               5VDC                   FET CONTROL            ANALOG-             AS0
            CB1                                                                                     CIRCUITRY               MUX              AS1
                                                                       REGULATOR                                                             AS2
      VCELL2                                                                                                                                 AO
            CB2  OVERCHARGE          PROTECTION                               INTERNAL VOLTAGE                  4k-BIT
                 OVERDISCHARGE      SAMPLE RATE                                   REGULATOR                    EEPROM                        S0
      VCELL3      PROTECTION                                                                                                                 SCK
            CB3                           TIMER                        POWER-ON RESET AND STATUS                                        SPI  CS
                      SENSE                                                         REGISTER                                                 SI
VCELL4/VSS          CIRCUITS      OVERCURRENT
            CB4                    PROTECTION       PROTECTION                    CONFIGURATION                CONTROL   I/F
                             VSS          AND           CIRCUIT
                                      CURRENT                                                     REGISTER     REGISTER
                                        SENSE    TIMING CONTROL
                                   VCS1 VCS2              AND

                                                 CONFIGURATION

                                                 OVT UVT OCT

                    1                                                  CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                                                       1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

                                                                                                  Copyright Intersil Americas Inc. 2005-2007. All Rights Reserved

                                                                                                  All other trademarks mentioned are the property of their respective owners.
                                         X3100, X3101

Pinout

                                                     X3100, X3101
                                                    (28 LD TSSOP)

                                                       TOP VIEW

                                       VCELL1 1                    28 VCC
                                            CB1 2                  27 RGP
                                                                   26 RGC
                                       VCELL2 3                    25 RGO
                                            CB2 4                  24 UVP/OCP
                                                                   23 OVP/LMON
                                       VCELL3 5                    22 CS
                                            CB3 6                  21 SCK
                                                                   20 SO
                                VCELL4/VSS* 7                      19 SI
                                            CB4 8                  18 AS2
                                            VSS 9                  17 AS1
                                                                   16 AS0
                                          VCS1 10                  15 AO
                                          VCS2 11

                                            OVT 12
                                            UVT 13
                                            OCT 14

                                *For X3101, Connect to GND

Ordering Information

          PART            PART  VCC LIMITS                    TEMP. RANGE               PACKAGE                                     PKG.
       NUMBER*         MARKING        (V)                            (C)    28 Ld TSSOP                                          DWG. #
                                                                             28 Ld TSSOP
X3100V28*       X3100V             6 to 24                       -20 to +70                                               M28.173

X3100V28I       X3100V I           6 to 24                       -20 to +70                                               M28.173

X3100V28Z       X3100VZ         6 to 24                       -20 to +70     28 Ld TSSOP                                  M28.173
(Note)                                                                       (Pb-free)
                X3101V          6 to 24                       -20 to +70                                                  M28.173
X3101V28*       X3101VZ         6 to 24                       -20 to +70     28 Ld TSSOP                                  M28.173

X3101V28Z                                                                    28 Ld TSSOP
(Note)                                                                       (Pb-free)

**Add "-T1" or "T2" suffix for tape and reel. Please refer to TB347 for details on reel specifications.

NOTE: Intersil Pb-free plus anneal products employ special Pb-free material sets; molding compounds/die attach materials and 100% matte tin
plate termination finish, which are RoHS compliant and compatible with both SnPb and Pb-free soldering operations. Intersil Pb-free products are
MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

Pin Descriptions

    PIN                                                       BRIEF DESCRIPTION
NUMBER PIN NAME

1          VCELL1 Battery cell 1 voltage input. This pin is used to monitor the voltage of this battery cell internally.

                 The voltage of an individual cell can also be monitored externally at pin AO.

                 The X3100 monitors 4 battery cells. The X3101 monitors 3 battery cells.

2          CB1 Cell balancing FET control output 1. This output is used to switch an external FET in order to

                 perform cell voltage balancing control. This function can be used to adjust an individual cell voltage

                 (e.g. during cell charging). CB1 can be driven high (Vcc) or low (Vss) to switch the external FET

                 ON/OFF.

3          VCELL2 Battery cell 2 voltage. This pin is used to monitor the voltage of this battery cell internally. The voltage of an individual cell

                 can also be monitored externally at pin AO.

                 The X3100 monitors 4 battery cells. The X3101 monitors 3 battery cells.

                         2                                                                                                         FN8110.1

                                                                                                                          January 3, 2008
                                              X3100, X3101

Pin Descriptions (Continued)

    PIN                                       BRIEF DESCRIPTION
NUMBER PIN NAME

4   CB2 Cell balancing FET control output 2. These outputs are used to switch an external FETs in order to perform cell voltage

                 balancing control. This function can be used to adjust individual cell voltages (e.g. during cell charging). CB2 can be driven

                 high (Vcc) or low (Vss) to switch the external FET ON/OFF.

5   VCELL3 Battery cell 3 voltage. This pin is used to monitor the voltage of each battery cell internally. The

                 voltage of an individual cell can also be monitored externally at pin AO.

                 The X3100 monitors 4 battery cells. The X3101 monitors 3 battery cells.

6   CB3 Cell balancing FET control output 3. This output is used to switch an external FET in order to

                 perform cell voltage balancing control. This function can be used to adjust an individual cell voltage (e.g. during cell charging).

                 CB3 can be driven high (Vcc) or low (Vss) to switch the external FET ON/OFF.

7   VCELL4/ Battery cell 4 voltage (X3100) Ground (X3101). This pin is used to monitor the voltage of this battery cell internally. The

    VSS voltage of an individual cell can also be monitored externally at pin AO.

                 The X3100 monitors 4 battery cells. The X3101 monitors 3 battery cells. For the X3101 device connect the VCELL4/VSS pin

                 to ground.

8   CB4 Cell balancing FET control output 4. This output is used to switch an external FET in order to

                 perform cell voltage balancing control. This function can be used to adjust individual cell voltages

                 (e.g. during cell charging). CB4 can be driven high (Vcc) or low (Vss) to switch the external FET ON/OFF.

                 When using the X3101, the CB4 pin can be left unconnected, or the FET control can be used for other purposes.

9   VSS Ground.

10  VCS1 Current sense voltage pin 1. A sense resistor (RSENSE) is connected between VCS1 and VCS2 (Figure 1). RSENSE has a

                 resistance in the order of 20m to 100m, and is used to monitor current flowing through the battery terminals, and protect

                 against over-current conditions. The voltage at each end of RSENSE can also be monitored at pin AO.

11  VCS2 Current sense voltage pin 2. A sense resistor (RSENSE) is connected between VCS1 and VCS2 (Figure 1). RSENSE has a

                 resistance in the order of 20m to 100m, and is used to monitor current flowing through the battery terminals, and protect

                 against over-current conditions. The voltage at each end of RSENSE can also be monitored at pin AO.

12  OVT Over-charge detect/release time input. This pin is used to control the delay time (TOV) associated with the detection of an

                 over-charge condition (see section "Over-charge Protection" on page 14).

13  UVT Over-discharge detect/release time input. This pin is used to control the delay times associated with the detection (TUV)

                 and release (TUVR) of an over-discharge (under-voltage) condition (see section "Over-discharge Protection" on page 16).

14  OCT Over-current detect/release time input. This pin is used to control the delay times associated with the detection (TOC) and

                 release (TOCR) of an over-current condition (see section "Over-Current Protection" on page 19).

15  AO           Analog multiplexer output. The analog output pin is used to externally monitor various battery parameter voltages. The

                 voltages which can be monitored at AO (see section "Analog Multiplexer Selection" on page 21) are:

                  Individual cell voltages

                  Voltage across the current sense resistor (RSENSE). This voltage is amplified with a gain set by the user in the control register
                 (see section "Current Monitor Function" on page 21.)

                 The analog select pins pins AS0 - AS2 select the desired voltage to be monitored on the AO pin.

16  AS0 Analog output select pin 0. These pins select which voltage is to be multiplexed to the output AO (see section "Sleep Control

                 (SLP)" on page 11 and section "Current Monitor Function" on page 21)

17  AS1 Analog output select pin 1. These pins select which voltage is to be multiplexed to the output AO (see section "Sleep Control

                 (SLP)" on page 11 and section "Current Monitor Function" on page 21)

18  AS2 Analog output select pin 2. These pins select which voltage is to be multiplexed to the output AO (see section "Sleep Control

                 (SLP)" on page 11 and section "Current Monitor Function" on page 21)

19  SI           Serial data input. SI is the serial data input pin. All opcodes, byte addresses, and data to be written to the device are input

                 on this pin.

20  SO           Serial data output. SO is a push/pull serial data output pin. During a read cycle, data is shifted out on this pin. Data is clocked

                 out by the falling edge of the serial clock. While CS is HIGH, SO will be in a High Impedance state.

                 Note: SI and SO may be tied together to form one line (SI/SO). In this case, all serial data communication with the X3100 or

                 X3101 is undertaken over one I/O line. This is permitted ONLY if no simultaneous read/write operations occur.

21  SCK Serial data clock input. The Serial Clock controls the serial bus timing for data input and output. Opcodes, addresses, or

                 data present on the SI pin are latched on the rising edge of the clock input, while data on the SO pin change after the falling

                 edge of the clock input.

22  CS           Chip select input pin. When CS is HIGH, the device is deselected and the SO output pin is at high impedance. CS LOW

                 enables the SPI serial bus.

                 3                                                                                                              FN8110.1

                                                                                                                            January 3, 2008
                                                  X3100, X3101

Pin Descriptions (Continued)

    PIN                                                                 BRIEF DESCRIPTION
NUMBER PIN NAME

23  OVP/ Over-charge Voltage Protection output/Load Monitor output. This one pin performs two functions depending upon the

    LMON present mode of operation of the X3100 or X3101.

                 Over-charge Voltage Protection (OVP)

                 This pin controls the switching of the battery pack charge FET. This power FET is a P-channel device. As such, cell charge is

                 possible when OVP/LMON=VSS, and cell charge is prohibited when OVP/LMO = VCC. In this configuration the X3100 and
                 X3101 turn off the charge voltage when the cells reach the over-charge limit. This prevents damage to the battery cells due to

                 the application of charging voltage for an extended period of time (see section "Over-charge Protection" on page 14).

                 Load Monitor (LMON)

                 In Over-current Protection mode, a small test current (7.5A typ.) is passed out of this pin to sense the load resistance. The

                 measured load resistance determines whether or not the X3100 or X3101 returns from an over-current protection mode (see

                 section "Over-Current Protection" on page 19).

24  UVP/ Over-discharge protection output/Over-current protection output. Pin UVP/OCP controls the battery cell discharge via

    OCP an external power FET. This P-channel FET allows cell discharge when UVP/OCP=Vss, and prevents cell discharge when

                 UVP/OCP=Vcc. The X3100 and X3101 turn the external power FET off when the X3100 or X3101 detects either:

                 Over-discharge Protection (UVP)

                 In this case, pin 24 is referred to as "Over-discharge (Under-Voltage) protection (UVP)" (see section "Over-discharge

                 Protection" on page 16). UVP/OCP turns off the FET to prevent damage to the battery cells by being discharged to

                 excessively low voltages.

                 Over-current protection (OCP)

                 In this case, pin 24 is referred to as "Over-current protection (OCP)" (see section "Over-Current Protection" on page 19).

                 UVP/OCP turns off the FET to prevent damage to the battery pack caused by excessive current drain (e.g. as in the case of

                 a surge current resulting from a stalled disk drive).

25  RGO Voltage regulator output pin. This pin is an input that connects to the collector of an external PNP transistor. The voltage

                 at this pin is the regulated output voltage, but it also provides the feedback voltage for the regulator and the operating voltage

                 for the device.

26  RGC Voltage regulator control pin. This pin connects to the base of an external PNP transistor and controls the transistor turn on.

27  RGP Voltage regulator protection pin. This pin is an input that connects to the emitter of an external PNP transistor and an

                 external current limit resistor and provides a current limit voltage.

28  VCC Power supply. This pin is provides the voltage for FET control, regulator operation, and wake-up

                 circuits.

principles of operation                                                 In a typical application, the microcontroller is also
                                                                        programmed to provide an SMBus interface along with the
The X3100 and X3101 provide two distinct levels of                      Smart Battery System interface protocols. These additions
functionality and battery cell protection:                              allow an X3100 or X3101 based module to adhere to the
                                                                        latest industry battery pack standards.
First, in Normal mode, the device periodically checks each
cell for an overcharge and overdischarge state, while                   Typical Application Circuit
continuously watching for a pack over-current condition. A
protection mode violation results from an over-charge, over-            The X3100 and X3101 have been designed to operate
discharge, or overcurrent state. The thresholds for these               correctly when used as connected in the Typical Application
states are selected by the user through software. When one              Circuit (see Figure 1 on page 5).
of these conditions occur, a Discharge FET or a Charge FET
or both FETs are turned off to protect the battery pack. In an          The power MOSFET's Q1 and Q2 are referred to as the
over-discharge condition, the X3100 and X3101 devices go                "Discharge FET" and "Charge FET," respectively. Since
into a low power sleep mode to conserve battery power.                  these FETs are p-channel devices, they will be ON when the
During sleep, the voltage regulator turns off, removing power           gates are at VSS, and OFF when the gates are at VCC. As
from the microcontroller to further reduce pack current.                their names imply, the discharge FET is used to control cell
                                                                        discharge, while the charge FET is used to control cell
Second, in Monitor mode, a microcontroller with A/D converter           charge. Diode D1 allows the battery cells to receive charge
measures battery cell voltage and pack current via pin AO and           even if the Discharge FET is OFF, while diode D2 allows the
the X3100 or X3101 on-board MUX. The user can thus                      cells to discharge even if the charge FET is OFF. D1 and D2
implement protection, charge/discharge, cell balancing or gas           are integral to the Power FETs. It should be noted that the
gauge software algorithms to suit the specific application and          cells can neither charge nor discharge if both the charge FET
characteristics of the cells used. While monitoring these               and discharge FET are OFF.
voltages, all protection circuits are on continuously.

                 4                                                                                        FN8110.1

                                                                                                          January 3, 2008
   X3100, X3101

Power to the X3100 or X3101 is applied to pin VCC via            The capacitors on the VCELL1 to VCELL4 inputs are used in a
diodes D6 and D7. These diodes allow the device to be            first order low pass filter configuration, at the battery cell
powered by the Li-Ion battery cells in normal operating          voltage monitoring inputs (VCELL1 - VCELL4) of the X3100
conditions, and allow the device to be powered by an             or X3101. This filter is used to block any unwanted
external source (such as a charger) via pin P+ when the          interference signals from being inadvertently injected into
battery cells are being charged. These diodes should have        the monitor inputs. These interference signals may result
sufficient current and voltage ratings to handle both cases of   from:
battery cell charge and discharge.
                                                                  Transients created at battery contacts when the battery
The operation of the voltage regulator is described in section      pack is being connected/disconnected from the charger or
"Voltage Regulator" on page 22. This regulator provides a           the host.
5VDC0.5% output. The capacitor (C1) connected from
RGO to ground provides some noise filtering on the RGO            Electrostatic discharge (ESD) from something/someone
output. The recommended value is 0.1F or less. The value           touching the battery contacts.
chosen must allow VRGO to decay to 0.1V in 170ms or less
when the X3100 or X3101 enter the sleep mode. If the decay       Unfiltered noise that exists in the host device.
is slower than this, a resistor (R1) can be placed in parallel
with the capacitor.                                              RF signals which are induced into the battery pack from
                                                                    the surrounding environment.
During an initial turn-on period (TPUR + TOC), VRGO has a
stable, regulated output in the range of 5VDC 10% (see         Such interference can cause the X3100 or X3101 to operate
Figure ). The selection of the microcontroller should take this  in an unpredictable manner, or in extreme cases, damage
into consideration. At the end of this turn on period, the       the device. As a guide, the capacitor should be in the order
X3100 and X3101 "self-tunes" the output of the voltage           of 0.01F and the resistor, should be in the order of 10k.
regulator to 5V+/-0.5%. As such, VRGO can be used as a           The capacitors should be of the ceramic type. In order to
reference voltage for the A/D converter in the                   minimize interference, PCB tracks should be made as short
microcontroller. Repeated power-up operations, consistently      and as wide as possible to reduce their impedance. The
re-apply the same "tuned" value for VRGO.                        battery cells should also be placed as close to the X3100 or
                                                                 X3101 monitor inputs as possible.
Figure 1 shows a battery pack temperature sensor
implemented as a simple resistive voltage divider, utilizing a   Resistors RCB and the associated n-channel MOSFET's (Q6 -
thermistor (RT) and resistor (RT'). The voltage VT can be fed    Q9) are used for battery cell voltage balancing. The X3100
to the A/D input of a microcontroller and used to measure        and X3101 provide internal drive circuitry which allows the
and monitor the temperature of the battery cells. RT' should     user to switch FETs Q6 - Q9 ON or OFF via the
be chosen with consideration of the dynamic resistance           microcontroller and SPI port (see section "Cell Voltage
range of RT as well as the input voltage range of the            Balance Control (CBC1-CBC4)" on page 12). When any of
microcontroller A/D input. An output of the microcontroller      the these FETs are switched ON, a current, limited by
can be used to turn on the thermistor divider to allow           resistor RCB, flows across the particular battery cell. In doing
periodic turn-on of the sensor. This reduces power               so, the user can control the voltage across each individual
consumption since the resistor string is not always drawing      battery cell. This is important when using Li-Ion battery cells
current.                                                         since imbalances in cell voltages can, in time, greatly reduce
                                                                 the usable capacity of the battery pack. Cell voltage
Diode D3 is included to facilitate load monitoring in an Over-   balancing may be implemented in various ways, but is
current protection mode (see section "Over-Current               usually performed towards the end of cell charging ("Top-of-
Protection" on page 19), while preventing the flow of current    charge method"). Values for RCB will vary according to the
into pin OVP/LMON during normal operation. The N-                specific application.
Channel transistor turns off this function during the sleep
mode.                                                            The internal 4kbit EEPROM memory can be used to store
                                                                 the cell characteristics for implementing such functions as
Resistor RPU is connected across the gate and drain of the       gas gauging, battery pack history, charge/discharge cycles,
charge FET (Q2). The discharge FET Q1 is turned off by the       and minimum/maximum conditions. Battery pack
X3100 or X3101, and hence the voltage at pin OVP/LMON            manufacturing data as well as serial number information can
will be (at maximum) equal to the voltage of the battery         also be stored in the EEPROM array. An SPI serial bus
terminal, minus one forward biased diode voltage drop (VP+ -     provides the communication link to the EEPROM.
VD7). Since the drain of Q2 is connected to a higher potential
(VP+) a pull-up resistor (RPU) in the order of 1M should be      A current sense resistor (RSENSE) is used to measure and
used to ensure that the charge FET is completely turned          monitor the current flowing into/out of the battery terminals,
OFF when OVP/LMON = VCC.                                         and is used to protect the pack from over-current conditions
                                                                 (see section "Over-Current Protection" on page 19). RSENSE
                                                                 is also used to externally monitor current via a

5                                                                FN8110.1

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                                                       X3100, X3101

microcontroller (see section "Current Monitor Function" on
page 21).

FETs Q4 and Q5 may be required on general purpose I/Os
of the microcontroller that connect outside of the package. In
some cases, without FETs, pull-up resistors external to the
pack force a voltage on the VCC pin of the microcontroller
during a pack sleep condition. This voltage can affect the
proper tuned voltage of the X3100/X3101 regulator. These
FETs should be turned-on by the microcontroller. (See
Figure 1.)

Power-on Sequence

Initial connection of the Li-Ion cells in the battery pack will
not normally power-up the battery pack. Instead, the X3100
or X3101 enters and remains in the SLEEP mode. To exit
the SLEEP mode, after the initial power-up sequence, or
following any other SLEEP MODE, a minimum of 16V
(X3100 VSLR) or 12V (X3101 VSLR) is applied to the VCC
pin, as would be the case during a battery charge condition.
(See Figure .)

When VSLR is applied to VCC, the analog select pins (AS2 -
AS0) and the SPI communication pins (CS, CLK, SI, SO)
must be low, so the X3100 and X3101 power-up correctly
into the normal operating mode. This can be done by using a
power-on reset circuit.

When entering the normal operating mode, either from initial
power-up or following the SLEEP MODE, all bits in the
control register are zero. With UVPC and OVPC bits at zero,
the charge and discharge FETs are off. The microcontroller
must turn these on to activate the pack. The microcontroller
would typically check the voltage and current levels prior to
turning on the FETs via the SPI port. The software should
prevent turning on the FETs throughout an initial
measurement/calibration period. The duration of this period
is TOV + 200ms or TUV + 200ms, whichever is longer.

6                                                                    FN8110.1

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                                                                        D6 D7                                                                                                                                                       Typical Application Circuit

                                                                BAT54 BAT54                                   D1 D2

                                                                                                                             CHARGE FET

                                                                                                          Q1      Q2      RPU  ILMON                                                                                    P+
                                                                                                                               D3
                                                                                     DISCHARGE FET                        1M                                       Transistor Recommendations
                                                                                                                                                                   Q1, Q2 = Si4435
7                                                                                                                                                                  Q3 = 2N3906
                                                                                                                                                                   Q4 - Q10 = 2N7002

                                                                                                                               Q10

                                                                                   ILMT

                                     3 OR 4                             .                Q3         VRGO
                                 Li-ion cells
                                                                            RLMT                                               C1        R1
                                                           1F                                                                 0.1F     1M
                                                                                                                                         (Optional)
                               B+                                       28     27        26     25        24 23                                                                C,
                                                                                                                                                                             ASIC
                                                                        VCC    RGP       RGC RGO          UVP/ OVP/                                                     VCC
                                                                                                          OCP LMON
                                                                                                                                      Choose R1 and                                 RPOR
                                                                                                                                                                                    CPOR
                                                                                                                                      C1 such that                 A/D                                                                                           X3100, X3101

                                                             1  VCELL1                                                                VRGO goes to                 REF       RESET
                                                                                                                                      0.1V (or less) in
                                             100     0.01F     CB1                                                                                                                           Set High
                                     RCB                     2  VCELL2                                                                170ms (or less)              GP                         after power-
                                                             3                                                                                                     I/O                        uppower-
                               Q6                               CB2                                                                   when entering                                           down to
                                             100     0.01F     VCELL3                                                                                                                        enable
                                                             4                                                                        the Sleep Mode
                                      RCB                    5  CB3
                                                                VCELL4/VSS                                                            (at +25oC).        RT'
                               Q7                    0.01F
                                                             6                                                                 22                                             GP
                                             100             7                                                                                                                I/O
                                     RCB                                           X3100/X3101                          CS     21
                               Q8                    0.01F                                                           SCK
                                                                                                                               20
                                             100                                                                       SO
                                     RCB                                                                                 SI    19                                                         Q4

                                                                                                                      AS2                                               GP                                                  SMBCLK
                                                                                                                      AS1                                               I/O
                                                                                                                      AS0                                                                     100

                                                                                                                               18                                                   Q5        100 SMBDATA
                                                                                                                               17
                                                                                                                               16

                               Q9                         8

                                                                CB4                                                               15                                                FETs Q4 and Q5 are needed
                                                                                                                      AO                                                            only if external pull-ups on
                                                                                                                                                                   A/D INPUT        the SMBus lines cause volt-
                               For the X3101, or X3100                                                                                               VT            A/D INPUT        age to appear at the uC Vcc
                               when 3 cells are used,                                                                                                          RT                   pin during sleep mode.
                                                                VSS         VCS1 VCS2             OVT UVT OCT
                                                                                                                                                                                                            P-
                               VCELL4/VSS MUST be                    9       10 11                  12        13      14
                               tied to Ground (Vss). CB4

                           B-  is left unconnected.                                          COV    CUV       COC

January 3, 2008                                                              RSENSE

                 FN8110.1
                                                       X3100, X3101

Power-up Timing (Initial Power-up or after
Sleep Mode)

                                                                 TPUR

VCC                   VSLR

     0V

                                                        5V 10% (STABLE AND REPEATABLE)
                                                                                        VRGO TUNED TO 5V 0.5%
                                                                                                                                                                          5V

                                             VRGO       2ms (Typ.)
                                                    0V
                                                           1
VOLTAGE REGULATOR OUTPUT STATUS
              (INTERNAL SIGNAL) VRGS                                                                                                                                                   0
                                                        TOC
OVERCURRENT DETECTION STATUS
              (INTERNAL SIGNAL) OCDS                    1           1 = X3100/1 in Overcurrent Protection Mode

                   STATUS REGISTER BIT 0                            0 = X3100/1 NOT in Overcurrent Protection Mode
                                VRGS+OCDS
                                                                                                                                                                              0
                    STATUS REGISTER BIT 2
         (SWCEN = 0) CCES+OVDS                             1 1 = X3100/1 in Overcurrent Protection Mode OR VRGO Not Yet Tuned
                                                                0 = X3100/1 NOT in Overcurrent Protection Mode AND VRGO Tuned
                                                                                                                                                                       0
                                                                              TOV+200ms

                                                                                                                                       1

                                                                                                                                                                      0

     STATUS REGISTER BIT 2                                          1 = VCELL < VCE OR X3100/1 in Overcharge Protection Mode
                                                                    0 = VCELL > VCE OR X3100/1 NOT in Overcharge Protection Mode
(SWCEN = 1)           OVDS
                                                                                                                                           1

                                                                                                                                                                          0

                                                                    1 = X3100/1 in Overcharge Protection Mode
                                                                    0 = X3100/1 NOT in Overcharge Protection Mode

FROM                  AS2_AS0                           TOV + 200ms OR TUV + 200ms (WHICHEVER IS LONGER)
     MICROCONTROLLER  SPI PORT

                                                        Any Read or Write Operation, except  Charge, Discharge FETs can be
                                                            turn-on of FETs can start here.             turned on here.

                            8                                                                                                                                                             FN8110.1

                                                                                                                                                                              January 3, 2008
                                                        X3100, X3101

Configuration Register                                          Overdischarge Settings
                                                                VUV1 and VUV0 control the cell over-discharge (under
The X3100 and X3101 can be configured for specific user         voltage threshold) level. See section "Over-discharge
requirements using the Configuration Register.                  Protection" on page 16.

TABLE 1. CONFIGURATION REGISTER FUNCTIONALITY                        TABLE 5. OVERDISCHARGE THRESHOLD SELECTION.

BIT(s)       NAME                        FUNCTION              CONFIGURATION                  OPERATION
0 to 5                (don't care)                             REGISTER BITS
                        Switch Cell Charge Enable threshold
    6        SWCEN      function ON/OFF                         VUV1        VUV0        X3100             X3101
                        Set the number of Li-ion battery cells
    7        CELLN      used (3 or 4)                                 0     0        VUV = 1.95V     VUV = 2.25V
                        Select Cell Charge Enable threshold                                        (X3101 default)
8 to 9   VCE1-VCE0     Select overcurrent threshold
10 to11   VOC1-VOC0     Select overdischarge (under voltage)          0     1       VUV = 2.05V    VUV = 2.35V
12 to 13  VUV1-VUV0     threshold                                                                  VUV = 2.45V
                        Select overcharge voltage threshold           1     0       VUV = 2.15V    VUV = 2.55V
14 to 15  VOV1-VOV0
                                                                      1     1       VUV = 2.25V
                                                                                  (X3100 default)

TABLE 2. CONFIGURATION REGISTER--UPPER BYTE                     Overcurrent Settings
                                                                VOC1 and VOC0 control the pack over-current level. See
                                                                section "Over-Current Protection" on page 19.

15        14     13     12        11       10     9     8

VOV1 VOV0 VUV1 VUV0 VOC1 VOC0 VCE1 VCE0                         TABLE 6. OVERCURRENT THRESHOLD VOLTAGE SELECTION

X3100 Default = 33H; X3101 Default = 03H.                       CONFIGURATION REGISTER
                                                                                 BITS

TABLE 3. CONFIGURATION REGISTER--LOWER BYTE                           VOC1        VOC0           OPERATION
                                                                                        VOC = 0.075V (Default)
                                                                         0        0     VOC = 0.100V
                                                                                        VOC = 0.125V
    7         6         5      4      3        2     1  0                0        1     VOC = 0.150V

CELLN SWCEN x                  x      x        x     x  x                1        0

X3100 Default = C0H; X3101 Default = 40H.                                1        1

Overcharge Voltage Settings                                     Cell Charge Enable Settings
VOV1 and VOV0 control the cell over-charge level. See
section "Over-charge Protection" on page 14.                    VCE1, VCE0 and SWCEN control the pack charge enable
                                                                function. SWCEN enables or disables a circuit that prevents
TABLE 4. OVERCHARGE VOLTAGE THRESHOLD SELECTION                 charging if the cells are at too low a voltage. VCE1 and VCE0
                                                                select the voltage that is recognized as too low. See section
CONFIGURATION REGISTER                                          "Sleep Mode" on page 16.
                 BITS

VOV1             VOV0                   OPERATION (V)                    TABLE 7. CELL CHARGE ENABLE FUNCTION
                               VOV = 4.20 (Default)
       0             0         VOV = 4.25                       CONFIGURATION
                               VOV = 4.30                        REGISTER BITS
       0             1         VOV = 4.35                                                            OPERATION
                                                                       SWCEN         Charge enable function: ON
       1             0                                                     0         Charge enable function: OFF
                                                                           1
       1             1

                                                                TABLE 8. CELL CHARGING THRESHOLD VOLTAGE
                                                                              SELECTION

                                                                CONFIGURATION REGISTER
                                                                                 BITS

                                                                      VCE1        VCE0            OPERATION
                                                                                        VCE = 0.5V
                                                                         0        0     VCE = 0.80V
                                                                                        VCE = 1.10V
                                                                         0        1     VCE = 1.40V (Default)

                                                                         1        0

                                                                         1        1

                            9                                                                                     FN8110.1

                                                                                                          January 3, 2008
                                                X3100, X3101

Cell Number Selection                                                  Figure 1. Power-up of Configuration Register

The X3100 is designed to operate with four (4) Li-Ion battery          Configuration Register (SRAM)
cells. The X3101 is designed to operate with three (3) Li-ion
battery cells. The CELLN bit of the configuration register             Upper Byte          Lower Byte
(Table 9) sets the number of cells recognized. For the
X3101, the value for CELLN should always be zero.                                  Recall                  Recall
                                                                                                       Shadow EEPROM

Table 9. Selection of Number of Battery Cells1

Configuration                  Operation                               The configuration register is designed for unlimited
Register Bit  4 Li-Ion battery cells (X3100 default)                  write operations to SRAM, and a minimum of
               3 Li-Ion battery cells (X3100 or X3101)                 1,000,000 store operations to the EEPROM. Data
    CELLN                                                              retention is specified to be greater than 100 years.
         1
         0                                                             It should be noted that the bits of the shadow
                                                                       EEPROM are for the dedicated use of the configura-
The configuration register consists of 16 bits of                      tion register, and are NOT part of the general purpose
NOVRAM memory (Table 2, Table 3). This memory                          4kbit EEPROM array.
features a high-speed static RAM (SRAM) overlaid bit-
for-bit with non-volatile "Shadow" EEPROM. An auto-                    The WCFIG command writes to the configuration reg-
matic array recall operation reloads the contents of the               ister, see Table 30 and section "X3100/X3101 SPI Serial
shadow EEPROM into the SRAM configuration regis-                       Communication" on page 23.
ter upon power-up (Figure 1).
                                                                       After writing to this register using a WCFIG instruction,
                                                                       data will be stored only in the SRAM of the configura-
                                                                       tion register. In order to store data in shadow
                                                                       EEPROM, a WREN instruction, followed by a
                                                                       EEWRITE to any address of the 4kbit EEPROM mem-
                                                                       ory array must occur, see Figure 2. This sequence ini-
                                                                       tiates an internal nonvolatile write cycle which permits
                                                                       data to be stored in the shadow EEPROM cells. It
                                                                       must be noted that even though a EEWRITE is made
                                                                       to the general purpose 4kbit EEPROM array, the value
                                                                       and address to which it is written, is unimportant. If this
                                                                       procedure is not followed, the configuration register
                                                                       will power-up to the last previously stored values fol-
                                                                       lowing a power-down sequence.

1. In the case that the X3100 or X3101 is configured for use with                                              FN8110.1
     only three Li-Ion battery cells (i.e. CELLN = 0), then VCELL4                                     January 3, 2008
     (pin 7) MUST be tied to Vss (pin 9) to ensure correct operation.

                                10
                                                        X3100, X3101

Figure 2. Writing to Configuration Register                     Since the control register is volatile, data will be lost
                                                                following a power-down and power-up sequence.
                                 Power-up                       The default value of the control register on initial
                                                                power-up or when exiting the SLEEP MODE is 00h
             Data Recalled                                      (for both upper and lower bytes respectively). The
             from Shadow                                        functions that can be manipulated by the Control
            EEPROM to SRAM                                      Register are shown in Table 12.

                              Configuration Register            Table 12. Control Register Functionality
                               (SRAM = Old Value)
                                                                Bit(s) Name            Function
              WCFIG (New Value)
                                                                0-4    (don't care)
                              Configuration Register
                               (Sram = New Value)

                                                                5,6 0, 0 Reserved--write 0 to these locations.

                        Store                                   7 SLP Select sleep mode.

       NO               (New Value)  YES                        8,9 CSG1, Select current sense voltage gain
                                                                         CSG0
                        in Shadow

                        EEPROM                                  10 OVPC OVP control: switch pin OVP = VCC/VSS
                                                                11 UVPC UVP control: switch pin UVP = VCC/VSS
   Power-down-                       WREN                       12 CBC1 CB1 control: switch pin CB1 = VCC/VSS
     power-on                                                   13 CBC2 CB2 control: switch pin CB2 = VCC/VSS
                                             Write              14 CBC3 CB3 control: switch pin CB3 = VCC/VSS
                                            Enable              15 CBC4 CB4 control: switch pin CB4 = VCC/VSS

       Data Recalled               EEWRITE
       from Shadow
       EEPROM to SRAM                         Write to
                                         4kbit EEPROM

Configuration Register                                          Sleep Control (SLP)
(SRAM = old value)
                                                                Setting the SLP bit to `1' forces the X3100 or X3101
                                     Power-down                 into the sleep mode, if VCC < VSLP. See section "Sleep
                                      Power-up                  Mode" on page 16.

                        Data Recalled
                        from Shadow
                        EEPROM to SRAM

                                     Configuration Register     Table 13. Sleep Mode Selection
                                     (SRAM = New Value)
                                                                Control Register Bits

                                                                      SLP                       Operation

CONTROL REGISTER                                                      0                Normal operation mode

The Control Register is realized as two bytes of vola-                1                Device enters Sleep mode
tile RAM (Table 10, Table 11). This register is written
using the WCNTR instruction, see Table 30 and section
"X3100/X3101 SPI Serial Communication" on page 23.

Table 10. Control Register--Upper Byte
  15 14 13 12 11 10 9 8

CBC4 CBC3 CBC2 CBC1 UVPC OVPC CSG1 CSG0

Table 11. Control Register--Lower Byte

7  6       5            4      3     2    1                  0

SLP 0      0            x      x     x    x                  x

                           11                                                                              FN8110.1

                                                                                                          January 3, 2008
                                      X3100, X3101

Current Sense Gain (CSG1, CSG0)                          Table 16. CB1--CB4 Control

These bits set the gain of the current sense amplifier.       Control Register Bits              Operation
These are x10, x25, x80 and x160. For more detail,       CBC4 CBC3 CBC2 CBC1
see section "Current Monitor Function" on page 21.

                                                         x  x  x                     1 Set CB1 = VCC (ON)

Table 14. Current Sense Gain Control                     x  x  x                     0 Set CB1=VSS (OFF)

Control Register Bits                                    x  x  1                     x Set CB2 = VCC (ON)

CSG1  CSG0                 Operation                     x  x  0                     x Set CB2 = VSS (OFF)

0     0                Set current sense gain = x10      x  1  x                     x Set CB3 = VCC (ON)

0     1                Set current sense gain = x25      x  0  x                     x Set CB3 = VSS (OFF)

1     0                Set current sense gain = x80      1  x  x                     x Set CB4 = VCC (ON)

1     1                Set current sense gain = x160     0  x  x                     x Set CB4 = VSS (OFF)

Charge/Discharge Control (OVPC, UVPC)                    CB1 - CB4 can be controlled by using the WCNTR In-
                                                         struction to set bits CBC1 - CBC4 in the control register
The OVPC and UVPC bits allow control of cell charge      (Table 16).
and discharge externally, via the SPI port. These bits
control the OVP/LMON and UVP/OCP pins, which in turn     STATUS REGISTER
control the external power FETs.
                                                         The status of the X3100 or X3101 can be verified by
Using P-channel power FETs ensures that the FET is       using the RDSTAT command to read the contents of
on when the pin voltage is low (Vss), and off when the   the Status Register (Table 17).
pin voltage is high (Vcc).
                                                         Table 17. Status Register.
OVP/LMON and UVP/OCP can be controlled by using
the WCNTR Instruction to set bits OVPC and UVPC in       76543                       2              1      0
the Control register (See page 11).                                                              UVDS
                                                                                                       VRGS+
Table 15. UVP/OVP Control                                0 0 0 0 0 CCES+                               OCDS
                                                                                           OVDS

Control Register Bits                                    The function of each bit in the status register is shown
                                                         in Table 18.
OVPC  UVPC                 Operation
                                                         Bit 0 of the status register (VRGS+OCDS) actually
1        x                 Pin OVP = VSS (FET ON)        indicates the status of two conditions of the X3100 or
                                                         X3101. Voltage Regulator Status (VRGS) is an inter-
0        x                 Pin OVP = VCC (FET OFF)       nally generated signal which indicates that the output
                                                         of the Voltage Regulator (VRGO) has reached an out-
x        1                 Pin UVP = VSS (FET ON)        put of 5VDC 0.5%. In this case, the voltage regulator
                                                         is said to be "tuned". Before the signal VRGS goes low
x        0                 Pin UVP = VCC (FET OFF)       (i.e. before the voltage regulator is tuned), the voltage
                                                         at the output of the regulator is nominally 5VDC 10%
It is possible to set/change the values of OVPC and      (See section "Voltage Regulator" on page 22.) Over-
UVPC during a protection mode. A change in the state     current Detection Status (OCDS) is another internally
of the pins OVP/LMON and UVP/OCP, however, will          generated signal which indicates whether or not the
not take place until the device has returned from the    X3100 or X3101 is in over-current protection mode.
protection mode.
                                                         Signals VRGS and OCDS are logically OR'ed together
Cell Voltage Balance Control (CBC1-CBC4)                 (VRGS + OCDS) and written to bit 0 of the status reg-
                                                         ister (See Table 18, Table 17 and Figure ).
This function can be used to adjust individual battery
cell voltage during charging. Pins CB1 - CB4 are used
to control external power switching devices. Cell volt-
age balancing is achieved via the SPI port.

                       12                                                                              FN8110.1

                                                                                                       January 3, 2008
                                                           X3100, X3101

Bit 1 of the status register simply indicates whether or             When the cell charge enable function is switched ON
not the X3100 or X3101 is in over-discharge protec-                  (configuration bit SWCEN=0), the signals CCES and
tion mode.                                                           OVDS are logically OR'ed (CCES+OVDS) and written
                                                                     to bit 2 of the status register. If the cell charge enable
Bit 2 of the status register (CCES+OVDS) indicates                   function is switched OFF (configuration bit
the status of two conditions of the X3100 or X3101.                  SWCEN=1), then bit 2 of the status register effectively
Cell Charge Enable Status (CCES) is an internally                    only represents information about the over-charge sta-
generated signal which indicates the status of any cell              tus (OVDS) of the X3100 or X3101 (See Table 18,
voltage (VCELL) with respect to the Cell Charge Enable               Table 17 and Figure ).
Voltage (VCE). Over-charge Voltage Detection Status
(OVDS) is an internally generated signal which indi-
cates whether or not the X3100 or X3101 is in over-
charge protection mode.

Table 18. Status Register Functionality.

Bit(s) Name  Description                                Case Status                   Interpretation

0 VRGS+OCDS Voltage regulator                           -  1 VRGO not yet tuned (VRGO = 5V 10%) OR
                                                                   X3100/X3101 in over-current protection mode.
                 status
                                                           0 VRGO tuned (VRGO = 5V 0.5%) AND
                 +                                                 X3100/X3101 NOT in over-current protection mode.

             Over-current

             detection status

1    UVDS    Over-discharge                             -  1 X3100/X3101 in over-discharge protection mode
                                                           0 X3100/X3101 NOT in over-discharge protection mode
             detection status

2 CCES+OVDS Cell charge SWCEN =0                           1         VCELL < VCE OR

             enable status                                           X3100/X3101 in over-charge protection mode

                      +                                    0         VCELL > VCE AND

               Over-charge                                           X3100/X3101 NOT in over-charge protection mode
             detection status
                                                        SWCEN =1 1 X3100/X3101 in over-charge protection mode

                                                           0 X3100/X3101 NOT in over-charge protection mode

3-7  -                                                  -  0 Not used (always return zero)

Notes:  This bit is set in the configuration register.

X3100/X3101 INTERNAL PROTECTION FUNCTIONS                            Delay times for the detection of, and release from protec-
                                                                     tion modes (TOV, TUV/TUVR, and TOC/TOCR respectively)
The X3100 and the X3101 provide periodic monitoring                  can be individually varied by setting the values of
(see section "Periodic Protection Monitoring" on page                external capacitors connected to pins OVT, UVT, OCT.
13) for over-charge and over-discharge states and
continuous monitoring for an over-current state. It has              Periodic Protection Monitoring
automatic shutdown when a protection mode is
encountered, as well as automatic return after the                   In normal operation, the analog select pins are set
device is released from a protection mode. When sam-                 such that AS2 = L, AS1 = L, AS0 = L. In this mode the
pling voltages through the analog port (Monitor Mode),               X3100 and X3101 conserve power by sampling the
over-charge and over-discharge protection monitoring                 cells for over or over-discharge conditions.
is also performed on a continuous basis.
                                                                     In this state over-charge and over-discharge protec-
Voltage thresholds for each of these protection modes                tion circuitry are usually off, but are periodically
(VOV, VUV, and VOC respectively) can be individually                 switched on by the internal Protection Sample Rate
selected via software and stored in an internal non-vol-             Timer (PSRT). The over-charge and over-discharge
atile register. This feature allows the user to avoid the            protection circuitry is on for approximately 2ms in each
restrictions of mask programmed voltage thresholds, and              125ms period. Over-current monitoring is continuous.
is especially useful during prototype/evaluation design              In monitor mode (see page 21) over-charge and over-
stages or when cells with slightly different characteris-            discharge monitoring is also continuous.
tics are used in an existing design.

             13                                                                                                  FN8110.1

                                                                                                      January 3, 2008
                                            X3100, X3101

Over-charge Protection                                    delay TOV that results from a particular capacitance
                                                          COV, can be approximated by the following linear
The X3100 and X3101 monitor the voltage on each           equation:
battery cell (VCELL). If for any cell, VCELL > VOV for a
time exceeding TOV, then the Charge FET will be                               TOV (s)  10 x COV (F).
switched OFF (OVP/LMON = VCC). The device has
now entered Over-charge protection mode (Figure 3).       Table 19. Typical over-charge detection time
The status of the discharge FET (via pin UVP) will
remain unaffected.                                        Symbol          COV      Delay
                                                             TOV          0.1F  1.0s (Typ)
While in over-charge protection mode, it is possible to
change the state of the OVPC bit in the control register  The device further continues to monitor the battery cell
such that OVP/LMON = Vss (Charge FET = ON).               voltages, and is released from over-charge protection
Although the OVPC bit in the control register can be      mode when VCELL< VOVR, for all cells. When the
changed, the change will not be seen at pin OVP until     X3100 or X3101 is released from over-charge protec-
the X3100 or X3101 returns from over-charge protec-       tion mode, the charge FET is automatically switched
tion mode.                                                ON (OVP/LMON = VSS). When the device returns from
                                                          over-charge protection mode, the status of the dis-
The over-charge detection delay TOV, is varied using a    charge FET (pin UVP/OCP) remains unaffected.
capacitor (COV) connected between pin OVT and
GND. A typical delay time is shown in Table 10. The       The value of VOV can be selected from the values
                                                          shown in Table 4 by setting bits VOV1, VOV0. These
                                                          bits are set by using the WCFIG instruction to write to
                                                          the configuration register.

Figure 3. Over-charge Protection Mode--Event Diagram

             Normal Operation Mode                        Over-charge            Normal Operation Mode
                                                           Protection                                        VOV
                                                              Mode                                           VOVR

VCELL                                  TOV                                                                      VCC
                                                                                                                VSS
OVP/LMON

Event

          0                         1       2                          3

             14                                                                                                      FN8110.1

                                                                                 January 3, 2008
            X3100, X3101

Table 20. Over-charge Protection Mode--Event Diagram Description

Event                                                          Event Description
[0,1)
        -- Discharge FET is ON (UVP/OCP = VSS).
  [1]   -- Charge FET is ON (OVP/LMON = VSS), and hence battery cells are permitted to receive charge.
        -- All cell voltages (VCELL - VCELL4) are below the over-charge voltage threshold (VOV).
(1,2)  -- The device is in normal operation mode (i.e. not in a protection mode).
  [2]
        -- The voltage of one or more of the battery cells (VCELL), exceeds VOV.
        -- The internal over-charge detection delay timer begins counting down.
        -- The device is still in normal operation mode

                        The internal over-charge detection delay timer continues counting for TOV seconds.

                                          The internal over-charge detection delay timer times out
                                                                            AND

                                                               VCELL still exceeds VOV.

(2,3)   -- Therefore, the internal over-charge sense circuitry switches the charge FET OFF (OVP/LMON=Vcc).
[3]    -- The device has now entered over-charge protection mode.

                                                      While in over-charge protection mode:
        -- The battery cells are permitted to discharge via the discharge FET, and diode D2 across the charge FET
        -- The X3100 or X3101 monitors the voltages VCELL1 - VCELL4 to determine whether or not they have all fallen

           below the "Return from over-charge threshold" (VOVR).
        -- (It is possible to change the status of UVP/OCP or OVP/LMON using the control register)

        -- All cell voltages fall below VOVR--The device is now in normal operation mode.
        -- The X3100/X3101 automatically switches charge FET = ON (OVP/LMON = Vss)
        -- The status of the discharge FET remains unaffected.
        -- Charging of the battery cells can now resume.

        15                                                                                                  FN8110.1

                                                                                                            January 3, 2008
                                              X3100, X3101

Over-discharge Protection                                  A sleep mode can be induced by the user, by setting
                                                           the SLP bit in the control register (Table 13) using the
If VCELL < VUV, for a time exceeding TUV, the cells are    WCNTR Instruction.
said to be in a over-discharge state (Figure 4). In this
instance, the X3100 and X3101 automatically switch         In sleep mode, power to all internal circuitry is
the discharge FET OFF (UVP/OCP = Vcc), and then            switched off, minimizing the current drawn by the
enter sleep mode.                                          device to 1A (max). In this state, the discharge FET
                                                           and the charge FET are switched OFF
The over-discharge (under-voltage) value, VUV, can be      (OVP/LMON=VCC and UVP/OCP=VCC), and the 5VDC
selected from the values shown in Table 5 by setting       regulated output (VRGO) is 0V. Control of UVP/OCP
bits VUV1, VUV0 in the configuration register. These       and OVP/LMON via bits UVPC and OVPC in the con-
bits are set using the WCFIG command. Once in the          trol register is also prohibited.
sleep mode, the following steps must occur before the
X3100 or X3101 allows the battery cells to discharge:      The device returns from sleep mode when VCC  VSLR.
                                                           (e.g. when the battery terminals are connected to a
The X3100 and X3101 must wake from sleep mode            battery charger). In this case, the X3100 or the X3101
  (see section "Voltage Regulator" on page 22).            restores the 5VDC regulated output (section "Voltage
                                                           Regulator" on page 22), and communication via the
The charge FET must be switched ON by the micro-         SPI port resumes.
  controller (OVP/LMON=VSS), via the control register
  (see section "Control Register Functionality" on         If the Cell Charge Enable function is enabled when
  page 11).                                                VCC rises above VSLR, the X3100 and X3101 internally
                                                           verifies that the individual battery cell voltages (VCELL)
All battery cells must satisfy the condition: VCELL >    are larger than the cell charge enable voltage (VCE)
  VUVR for a time exceeding TUVR.                          before allowing the FETs to be turned on. The value
                                                           of VCE is selected by using the WCFIG command to
The discharge FET must be switched ON by the             set bits VCE1VCE0 in the configuration register.
  microcontroller (UVP/OCP=VSS), via the control reg-
  ister (see section "Control Register Functionality" on   Only if the condition "VCELL > VCE" is satisfied can
  page 11)                                                 the state of charge and discharge FETs be changed
                                                           via the control register. Otherwise, if VCELL < VCE for
The times TUV/TUVR are varied using a capacitor (CUV)      any battery cell then both the Charge FET and the dis-
connected between pin UVT and GND (Table 13). The          charge FET are OFF (OVP/LMON=Vcc and
delay TUV that results from a particular capacitance CUV,  UVP/OCP=VCC). Thus both charge and discharge of
can be approximated by the following linear equation:      the battery cells via terminals P+ / P- is prohibited1.

  TUV (s)  10 x CUV (F)                                   The cell charging threshold function can be switched
TUVR (ms)  70 x CUV (F)                                   ON or OFF by the user, by setting bit SWCEN in the
                                                           configuration register (Table 7) using the WCFIG com-
Table 21. Typical Over-discharge Delay Times               mand. In the case that this cell charge enable function
                                                           is switched OFF, then VCE is effectively set to 0V.
Symbol Description             CUV      Delay
   TUV Over-discharge          0.1F  1.0s (Typ)           Neither the X3100 nor the X3101 enter sleep mode
              detection delay                              (automatically or manually, by setting the SLP bit) if
  TUVR Over-discharge          0.1F 7ms (Typ)             VCC  VSLR. This is to ensure that the device does not
              release time                                 go into a sleep mode while the battery cells are at a
                                                           high voltage (e.g. during cell charging).
Sleep Mode
The X3100 or X3101 can enter sleep mode in two                    1. In this case, charging of the battery may resume ONLY if the
ways:                                                                   cell charge enable function is switched OFF by setting bit
                                                                        SWCEN = 1 in the configuration register (See Above,
i) The device enters the over-discharge protection                      "CONFIGURATION REGISTER FUNCTIONALITY" on
    mode.                                                               page 9).

ii) The user sends the device into sleep mode using the
    control register.

16                                                          FN8110.1

                                                            January 3, 2008
                                                       X3100, X3101

Figure 4. Over-discharge Protection Mode--Event Diagram

        VCC                                                                                                 VSLR
        VCELL
        VUV                                                             Cell Charge Prohibited if SWCEN=0
                                                                                AND VCELL < VCE

                                      0.7V

                                                                                           TUVR                                                           VUVR
                                                                                                                                                           VCE

                              TUV

                                                                                                    Note 3                                                 VCC
                                                                                                                                                           VSS
UVP/OCP                                                 Over-discharge Protection Mode
                                                                                                                                                          VCC
OVP/LMON                           The Longer of TOV+200ms OR TUV+200ms                                                                                   VSS
RGO                                                                                                                                                        5V
                                                                     Note 1, 2

                                      Sleep Mode

                                                                                                                                                          0V

        Event              1       2                                 3                  4        5
                    0

Note 1: If SWEN = 0 and VCELL < VCE, then OVP/LMON stays high and charging is prohibited.

Note 2: OVP/LMON stays high until the microcontroller writes a "1" to the OVPC bit in the control register. This sets the signal low, which turns on the
          charge FET. It cannot be turned on prior to this time.

Note 3: UVP/OCP stays high until the microcontroller writes a "1" to the UVPC bit in the control register. This sets the signal low, which turns on the
          discharge FET. The FET cannot be turned on prior to this time.

Table 22. Over-discharge Protection Mode--Event Diagram Description

Event                                                          Event Description
[0,1)
        -- Charge FET is ON (OVP/LMON = VSS)
  [1]   -- Discharge FET is ON (UVP/OCP = VSS), and hence battery cells are permitted to discharge.
(1,2)  -- All cell voltages (VCELL1 - VCELL4) are above the Over-discharge threshold voltage (VUV).
  [2]   -- The device is in normal operation mode (i.e. not in a protection mode).

(2,3)  -- The voltage of one or more of the battery cells (VCELL), falls below VUV.
        -- The internal over-discharge detection delay timer begins counting down.
        -- The device is still in normal operation mode

                      The internal over-discharge detection delay timer continues counting for TUV seconds.

        -- The internal over-discharge detection delay timer times out, AND VCELL is still below VUV.
        -- The internal over-discharge sense circuitry switches the discharge FET OFF (UVP/OCP = Vcc).
        -- The charge FET is switched OFF (OVP/LMON = VCC).
        -- The device has now entered over-discharge protection mode.
        -- At the same time, the device enters sleep mode (See section "Voltage Regulator" on page 22).

                                       While device is in sleep (in over-discharge protection) mode:
        -- The power to ALL internal circuits is switched OFF limiting power consumption to less than 1A.
        -- The output of the 5VDC voltage regulator (RGO) is 0V.
        -- Access to the X3100/X3101 via the SPI port is NOT possible.

                       17                                                                                                                                     FN8110.1

                                                                                                                                                          January 3, 2008
                                    X3100, X3101

Table 22. Over-discharge Protection Mode--Event Diagram Description (Continued)

Event                               Event Description
  [3]
                                 Return from sleep mode (but still in over-discharge protection mode):
(3,4)
        -- Vcc rises above the "Return from Sleep mode threshold Voltage" (VSLR)--This would normally occur in the
  [4]      case that the battery pack was connected to a charger. The X3100/X3101 is now powered via P+/P-, and
(4,5)     not the battery pack cells.
  [5]
        -- Power is returned to ALL internal circuitry
        -- 5VDC output is returned to the regulator output (RGO).
        -- Access is enabled to the X3100/X3101 via the SPI port.
        -- The status of the discharge FET remains OFF (It is possible to change the status of UVPC in the control

           register, although it will have no effect at this time).

         If the cell charge enable  -- The X3100/X3101 initiates a reset operation that takes the longer of
         function is switched ON       TOV + 200ms or TUV + 200ms to complete. Do not write to the FET control
                                       bits during this time.
             AND VCELL > VCE
                      OR            -- The charge FET is switched On (OVP/LMON = Vss) by the microcontroller by
                                       writing a "1" to the OVPC bit in the control register.
        Charge enable function is
               switched OFF         -- The battery cells now receive charge via the charge FET and diode D1
                                       across the discharge FET (which is OFF).
         If the cell charge enable
         function is switched ON    -- The X3100/X3101 monitors the VCELL voltage to determine whether or not it
                                       has risen above VUVR.
                     AND
                VCELL < VCE         -- Charge/discharge of the battery cells via P+ is no longer permitted (Charge
                                       FET and discharge FET are held OFF).

                                    -- (Charging may re-commence only when the Cell Charge Enable function is
                                       switched OFF - See Sections: "Configuration Register" page 4, and "Sleep
                                       mode" page 17.)

        -- The voltage of all of the battery cells (VCELL), have risen above VUVR.
        -- The internal Over-discharge release timer begins counting down.

        -- The X3100/X3101 is still in over-discharge protection mode.

        -- The internal over-discharge release timer continues counting for tUVR seconds.
        -- The X3100/X3101 should be in monitor mode (AS2:AS0 not all low) for recovery time based on tUVR. Other-

           wise recovery is based on two successive samples about 120ms apart.

        -- The internal over-discharge release timer times out, AND VCELL is still above VUVR.
        -- The device returns from over-discharge protection mode, and is now in normal operation mode.

        -- The Charger voltage can now drop below VSLR and the X3100/X3101 will not go back to sleep.

        -- The discharge FET is can now be switched ON (UVP/OCP = VSS) by the microcontroller by writing a "1" to
           the UVPC bit of the control register.

        -- The status of the charge FET remains unaffected (ON)

        -- The battery cells continue to receive charge via the charge FET and discharge FET (both ON).

        18                                                                          FN8110.1

                                                                                    January 3, 2008
                                              X3100, X3101

Over-Current Protection                                          If the load resistance > ROCR (ILMON = 0A) for a time
                                                                 exceeding TOCR, then the X3100 or X3101 is released
In addition to monitoring the battery cell voltages, the         from over-current protection mode. The discharge FET
X3100 and X3101 continually monitor the voltage                  is then automatically switched ON (UVP/OCP = Vss)
VCS21 (VCS2 - VCS1) across the current sense resis-              by the X3100 or X3101, unless the status of UVP/OCP
tor (RSENSE). If VCS21 > VOC for a time exceeding                has been changed in control register (by manipulating
TOC, then the device enters over-current protection              bit UVPC) during the over-current protection mode.
mode (Figure 7). In this mode, the X3100 and X3101
automatically switch the discharge FET OFF                       TOC/TOCR are varied using a capacitor (COC) con-
(UVP/OCP = Vcc) and hence prevent current from                   nected between pin OCT and VSS. A list of typical
flowing through the terminals P+ and P-.                         delay times is shown in Table 23. Note that the value
                                                                 COC should be larger than 1nF.
Figure 5. Over-Current Protection
                                                                 The delay TOC and TOCR that results from a particular
                           ILMON              P+                 capacitance COC can be approximated by the follow-
                                                                 ing equations:
     Q2
                                                                                 TOC (ms)  10,000 x COC (F)
                           D1
                                                                                TOCR (ms)  10,000 x COC (F)
                                VRGO

                           Q10        ROCR
                                      (Load)
             OVP/LMON                                            Table 23. Typical Over-Current Delay Times

X3100/X3101                                                      Symbol    Description    COC  Delay
                                                                    TOC
     FET Control                                                         Over-current     0.001F 10ms (Typ)
       Circuitry                                                   TOCR  detection delay

                                                                         Over-current     0.001F 10ms (Typ)
                                                                         release time
VSS
     VCS1 VCS2

                                                             P-  The value of VOC can be selected from the values
     RSENSE                                                      shown in Table 6, by setting bits VOC1, VOC0 in the
                                                                 configuration register using the WCFIG command.
The 5VDC voltage regulator output (VRGO) is always
active during an over-current protection mode.                   Note: If the Charge FET is turned off, due to an over-
                                                                 charge condition or by direct command from the micro-
Once the device enters over-current protection mode,             controller, the cells are not in an undervoltage
the X3100 and X3101 begin a load monitor state. In               condition and the pack has a load, then excessive cur-
the load monitor state, a small current (ILMON = 7.5A           rent may flow through Q10 and diode D1. To eliminate
typ.) is passed out of pin OVP/LMON in order to deter-           this effect, the gate of Q10 can be turned off by the
mine the load resistance. The load resistance is the             microcontroller through an unused X3101 cell balance
impedance seen looking out of pin OVP/LMON,                      output, or directly from a microcontroller port instead of
between terminal P+ and pin VSS (See Figure 5.)                  connecting to VRGO.

                       19                                                                                    FN8110.1

                                                                                               January 3, 2008
                                  X3100, X3101

Figure 6. Over-Current Protection Mode--Event Diagram

        Normal Operation Mode     Over-Current Protection Mode                 Normal Operation Mode

        B+
        P+

                                  P+ = (RLOAD+RSENSE) x ILMON

           VOC                                                                 Voc
        VCS2                                                                   VSS

                      TOC                                             TOCR     VCC
                                                                               VSS
UVP/OCP

        Event

                0  1           2                                   3        4

Table 24. Over-Current Protection Mode--Event Diagram Description

Event                                                         Event Description
[0,1)
  [1]   -- Discharge FET is ON (OCP = Vss). Battery cells are permitted to discharge.
(1,2)  -- VCS21 (VCS2 - VCS1) is less than the over-current threshold voltage (VOC).
  [2]   -- The device is in normal operation mode (i.e. not in a protection mode).

(2,3)  -- Excessive current flows through the battery terminals P+, dropping the voltage. (See Figure 6.).
        -- The positive battery terminal voltage (P+) falls, and VCS21 exceeds VOC.
        -- The internal over-current detection delay timer begins counting down.
        -- The device is still in Normal Operation Mode

                      The internal Over-current detection delay timer continues counting for TOC seconds.

        -- The internal over-current detection delay timer times out, AND VCS21 is still above VOC.
        -- The internal over-current sense circuitry switches the discharge FET OFF (UVP/OCP = Vcc).
        -- The device now begins a load monitor state by passing a small test current (ILMON = 7.5A) out of pin

           OVP/LMON. This senses if an over-current condition (i.e. if the load resistance < ROCR) still exists across
           P+/P-.
        -- The device has now entered over-current protection mode.
        -- It is possible to change the status of UVPC and OVPC in the control register, although the status of pins
           UVP/OCP and OVP/LMON will not change until the device has returned from over-current protection mode.

        -- The X3100/X3101 now continuously monitors the load resistance to detect whether or not an over-
           current condition is still present across the battery terminals P+/P-.

                      20                                                            FN8110.1

                                                                                    January 3, 2008
                                        X3100, X3101

Table 24. Over-Current Protection Mode--Event Diagram Description (Continued)

Event                                                            Event Description
  [3]
           -- The device detects the load resistance has risen above ROCR.
(3,4)     -- Voltages P+ and VCS21 return to their normal levels.
  [4]      -- The test current from pin OVP/LMON is stopped (ILMON = 0A)
           -- The device has now returned from the load monitor state
           -- The internal over-current release time timer begins counting down.
           -- Device is still in over-current protection mode.

                              The internal over-current release timer continues counting for TOCR seconds.

           -- The internal over-current release timer times out, and VCS21 is still below VOC.
           -- The device returns from over-current protection mode, and is now in normal operation mode.
           -- The discharge FET is automatically switched ON (UVP/OCP = Vss)--unless the status of UVPC has been

              changed in the control register during the over-current protection mode.
           -- The status of the charge FET remains unaffected.
           -- Discharge of the battery cells is once again possible.

MONITOR MODE                                                           Since the value of the sense resistor (RSENSE) is small

Analog Multiplexer Selection                                           (typically in the order of tens of m), and since the

The X3100 and X3101 can be used to externally monitor                  resolution of various A/D converters may vary, the
individual battery cell voltages, and battery current. Each            voltage across RSENSE (VCS1 and VCS2) is amplified
quantity can be monitored at the analog output pin (AO),               internally with a gain of between 10 and 160, and out-
and is selected using the analog select (AS0 - AS2) pins               put to pin AO (Figure 7).
(Table 25). Also, see Figure 7.
                                                                       Figure 7. X3100/X3101 Monitor Circuit
Table 25. AO Selection Map

AS2 AS1 AS0           AO output                                        Voltage         Cell 1 Voltage
                                                                        Level
L       L  L VSS(1)                                                    Shifters        Cell 2 Voltage
                                                                                       Cell 3 Voltage
L       L H VCELL1 - VCELL2 (VCELL12)                                                  Cell 4 Voltage  Analog MUX  AS0

                                                                                                                   AS1

L       H  L VCELL2 - VCELL3 (VCELL23)                                                                             AS2

L       H H VCELL3 - VCELL4 (VCELL34)                                                2.5V                          AO

H L L VCELL4 - Vss (VCELL4)                                                      R2             OP1
                                                                                           +

H       L  H VCS1 - VCS2 (VCS12)(2)                                                        -

H       H  L VCS2 - VCS1 (VCS21)(2)                                              R1             R2

H       H  H VSS                                                             R1                                    S0

                                                                                     Config Gain       SPI         SCL

Notes: (1) This is the normal state of the X3100 or X3101. While                     Register Setting  I/F         CS
               in this state Over-charge and Over-discharge Protec-                        CSG1 CSG0
               tion conditions are periodically monitored (See "Peri-                                              SI
               odic Protection Monitoring" on page 13.)
                                                                                     Cross-Bar       Over-Current
          (2) VCS1, VCS2 are read at AO with respect to a DC bias                     Switch           Protection
               voltage of 2.5V (See section "Current Monitor Func-
               tion" on page 21).

Current Monitor Function                                               VCS1      VCS2                X3100/X3101

The voltages monitored at pins VCS1 and VCS2 can be                                                                                  P-
used to calculate current flowing through the battery
terminals, using an off-board microcontroller with an A/D.                   RSENSE

                  21                                                                                               FN8110.1

                                                                                                                   January 3, 2008
                                                                                                                                                                             X3100, X3101

The internal gain of the X3100 or X3101 current sense                                                                                                                        The maximum current that can flow from the voltage
voltage amplifier can be selected by using the WCNTR                                                                                                                         regulator (ILMT) is controlled by the current limiting
Instruction to set bits CSG1 and CSG0 in the control                                                                                                                         resistor (RLMT) connected between RGP and VCC.
register (Table 14). The CSG1 and CSG0 bits select                                                                                                                           When the voltage across VCC and RGP reaches a
one of four input resistors to Op Amp OP1. The feed-                                                                                                                         nominal 2.5V (i.e. the threshold voltage for the FET), Q2
back resistors remain constant. This ratio of input to                                                                                                                       switches ON, shorting VCC to the base of Q1. Since
feedback resistors determines the gain. Putting exter-                                                                                                                       the base voltage of Q1 is now higher than the emitter
nal resistors in series with the inputs reduces the gain of                                                                                                                  voltage, Q1 switches OFF, and hence the supply current
the amplifier.                                                                                                                                                               goes to zero.

VCS1 and VCS2 are read at AO with respect to a DC                                                                                                                            Typical values for RLMT and ILMT are shown in Table
bias voltage of 2.5V. Therefore, the voltage range of                                                                                                                        27. In order to protect the voltage regulator circuitry
VCS12 and VCS21 changes depending upon the direc-                                                                                                                            from damage in case of a short-circuit, RLMT  10
tion of current flow (i.e. battery cells are in Charge or                                                                                                                    should always be used.
Discharge--Table 21).

                                                                                                                                                                             Table 27. Typical Values for RLMT and ILMT

Table 26. AO Voltage Range for VCS12 and VCS21                                                                                                                               RLMT          Voltage Regulator Current Limit (ILMT)
                                                                                                                                                                             10                        250mA 50% (Typical)
AO     Cell State      AO Voltage Range

VCS12   Charge         2.5V  AO  5.0V                                                                                                                                        25                                  100mA 50% (Typical)
VCS12  Discharge        0V  AO  2.5V
VCS21                   0V  AO  2.5V                                                                                                                                         50                                  50mA 50% (Typical)
VCS21   Charge         2.5V  AO  5.0V
       Discharge                                                                                                                                                             When choosing the value of RLMT, the drive limitations
                                                                                                                                                                             of the PNP transistor used should also be taken into
By calculating the difference of VCS12 and VCS21 the
offset voltage of the internal op-amp circuitry is can-                                                                                                                      consideration. The transistor should have a gain of at
celled. This allows for the accurate calculation of cur-
rent flow into and out of the battery cells.                                                                                                                                 least 100 to support an output current of 250mA.

Pack current is calculated using the following formula:                                                                                                                      Figure 8. Voltage Regulator Operation

                                                                                                                                                                                                                       VCC  Un-Regulated
                                                                                                                                                                                                                                Voltage
Pack Current = -(--2----)--(---g---a---i--n-----s---e-(--tV--t-i--nC---g--S--)--1(--c-2--u----r--r-V-e---nC---t--S--s--2-e--1-n---)s---e-----r--e----s---i-s---t--o---r--)                To Internal Voltage                  Input
                                                                                                                                                                                           Regulating Circuitry               RLMT

VOLTAGE REGULATOR                                                                                                                                                                     X3100/X3101                      RGP     ILMT

The X3100 and X3101 are able to supply peripheral                                                                                                                            Tuning                                         Q1
devices with a regulated 5VDC0.5% output at pin                                                                                                                                                               Q2
RGO. The voltage regulator should be configured                                                                                                                                                                             Regulated
externally as shown in Figure 8.                                                                                                                                              5VDC                               +     RGC  5VDC Output
                                                                                                                                                                             Precision                           _           0.1 VRGO
The non-inverting input of OP1 is fed with a high preci-                                                                                                                      Voltage
sion 5VDC supply. The voltage at the output of the                                                                                                                                                                OP1         F
voltage regulator (VRGO) is compared to this 5V refer-                                                                                                                       Reference
ence via the inverting input of OP1. The output of OP1
in turn drives the regulator pnp transistor (Q1). The                                                                                                                                                                  RGO
negative feedback at the regulator output maintains
the voltage at 5VDC0.5% (including ripple) despite                                                                                                                          4KBIT EEPROM MEMORY
changes in load, and differences in regulator transistors.
                                                                                                                                                                             The X3100 and X3101 contain a CMOS 4k-bit serial
When power is applied to pin VCC of the X3100 or                                                                                                                             EEPROM, internally organized as 512 x 8 bits. This
X3101, VRGO is regulated to 5VDC10% for a nominal                                                                                                                           memory is accessible via the SPI port, and features
time of TOC+2ms. During this time period, VRGO is                                                                                                                            the IDLock function.
"tuned" to attain a final value of 5VDC0.5% (Figure ).

                   22                                                                                                                                                                                                                   FN8110.1

                                                                                                                                                                                                                                       January 3, 2008
                                            X3100, X3101

The 4kbit EEPROM array can be accessed by the SPI           The IDLock protection byte contains the IDLock bits
port at any time, even during a protection mode, except     IDL2-IDL0, which defines the particular partition to be
during sleep mode. After power is applied to VCC of the     locked (Table 28). The rest of the bits [7:3] are unused
X3100 or X3101, EEREAD and EEWRITE Instructions             and must be written as zeroes. Bringing CS HIGH
can be executed only after times tPUR (power-up to          after the two byte IDLock instruction initiates a nonvola-
read time) and tPUW (power-up to write time) respec-        tile write to the status register. Writing more than one
tively.                                                     byte to the status register will overwrite the previously
                                                            written IDLock byte.
IDLock is a programmable locking mechanism which
allows the user to lock data in different portions of the   Once an IDLock instruction has been completed, that
EEPROM memory space, ranging from as little as one          IDLock setup is held in a nonvolatile IDLock Register
page to as much as 1/2 of the total array. This is useful   (Table 29) until the next IDLock instruction is issued. The
for storing information such as battery pack serial         sections of the memory array that are IDLocked can be
number, manufacturing codes, battery cell chemistry         read but not written until IDLock is removed or changed.
data, or cell characteristics.

EEPROM Write Enable Latch                                   Table 29. IDLock Register                21  0
                                                               76543
The X3100 and X3101 contain an EEPROM "Write                   00000                                 IDL2 IDL1 IDL0
Enable" latch. This latch must be SET before a write to
EEPROM operation is initiated. The WREN instruction          Note: Bits [7:3] specified to be "0's"
will set the latch and the WRDI instruction will reset the
latch (Figure 9). This latch is automatically reset upon a  X3100/X3101 SPI SERIAL COMMUNICATION
power-up condition and after the completion of a byte or
page write cycle.                                           The X3100 and X3101 are designed to interface
                                                            directly with the synchronous Serial Peripheral Inter-
IDLock Memory                                               face (SPI) of many popular microcontroller families.
                                                            This interface uses four signals, CS, SCK, SI and SO.
Intersil's IDLock memory provides a flexible mecha-         The signal CS when low, enables communications
nism to store and lock battery cell/pack information.       with the device. The SI pin carries the input signal and
There are seven distinct IDLock memory areas within         SO provides the output signal. SCK clocks data in or
the array which vary in size from one page to as much       out. The X3100 and X3101 operate in SPI mode 0
as half of the entire array.                                which requires SCK to be normally low when not
                                                            transferring data. It also specifies that the rising edge
Prior to any attempt to perform an IDLock operation,        of SCK clocks data into the device, while the falling
the WREN instruction must first be issued. This             edge of SCK clocks data out.
instruction sets the "Write Enable" latch and allows the
part to respond to an IDLock sequence. The EEPROM           This SPI port is used to set the various internal regis-
memory may then be IDLocked by writing the SET IDL          ters, write to the EEPROM array, and select various
instruction (Table 30 and Figure 17), followed by the       device functions.
IDLock protection byte.
                                                            The X3100 and X3101 contain an 8-bit instruction
Table 28. IDLock Partition Byte Definition                  register. It is accessed by clocking data into the SI
                                                            input. CS must be LOW during the entire operation.
IDLock Protection EEPROM Memory Address                     Table 30 contains a list of the instructions and their
                                                            opcodes. All instructions, addresses and data are
Bytes          IDLocked                                     transferred MSB first.

0000 0000          None                                     Data input is sampled on the first rising edge of SCK
0000 0001      000h - 07Fh                                  after CS goes LOW. SCK is static, allowing the user to
0000 0010      080h - 0FFh                                  stop the clock, and then start it again to resume opera-
                                                            tions where left off.
0000 0011      100h - 17Fh
0000 0100      180h - 1FFh
0000 0101      000h - 0FFh

0000 0110      000h - 00Fh

0000 0111      1F0h - 1FFh

           23                                                                                            FN8110.1

                                                                                                         January 3, 2008
                                              X3100, X3101

Table 30. X3100/X3101 Instruction Set

Instruction  Instruction                                          Description
   Name        Format*

WREN         0000 0110 Set the write enable latch (write enable operation)--Figure 9

WRDI         0000 0100 Reset the write enable latch (write disable operation)--Figure 9

EEWRITE      0000 0010 Write command followed by address/data (4kbit EEPROM)--Figure 10, Figure 11

EEREAD STAT 0000 0101 Reads IDLock settings & status of EEPROM EEWRITE instruction--Figure 12

EEREAD       0000 0011 Read operation followed by address (for 4kbit EEPROM)--Figure 13

WCFIG        0000 1001 Write to configuration register followed by two bytes of data--Figure 2, Figure 14.
                                 Data stored in SRAM only and will power-up to previous settings--Figure 1

WCNTR        0000 1010 Write to control register, followed by two bytes of data--Figure 15

RDSTAT       0000 1011 Read contents of status register--Figure 16

SET IDL      0000 0001 Set EEPROM ID lock partition followed by partition byte--Figure 17

*Instructions have the MSB in leftmost position and are transferred MSB first.

Write Enable/Write Disable (WREN/WRDI)                  the write operation to proceed. The WRDI command
                                                        resets the internal latch if the system decides to abort
Any write to a nonvolatile array or register, requires  a write operation. See Figure 9.
the WREN command be sent prior to the write com-
mand. This command sets an internal latch allowing

Figure 9. EEPROM Write Enable Latch (WREN/WRDI) Operation Sequence

                 CS

             SCK                       01234567                                 WREN
                SI                                                                            WRDI
                                                     Instruction
                                                       (1 Byte)

                              High Impedance
                 SO

             24                                                                                     FN8110.1

                                                                                                    January 3, 2008
                                 X3100, X3101

EEPROM Write Sequence (EEWRITE)                            For a byte or page write operation to be completed,
                                                           CS can only be brought HIGH after bit 0 of the last
Prior to any attempt to write data into the EEPROM of      data byte to be written is clocked in. If it is brought
the X3100 or X3101, the "Write Enable" latch must first    HIGH at any other time, the write operation will not be
be set by issuing the WREN instruction (See Table 30       completed. Refer to Figure 10 and Figure 11 for
and Figure 9). CS is first taken LOW. Then the WREN        detailed illustration of the write sequences and time
instruction is clocked into the X3100 or X3101. After all  frames in which CS going HIGH are valid.
eight bits of the instruction are transmitted, CS must
then be taken HIGH. If the user continues the write        EEPROM Read Status Operation (EEREAD STAT)
operation without taking CS HIGH after issuing the
WREN instruction, the write operation will be ignored.     If there is not a nonvolatile write in progress, the
                                                           EEREAD STAT instruction returns the IDLock byte
To write data to the EEPROM memory array, the user         from the IDLock register which contains the IDLock
issues the EEWRITE instruction, followed by the 16 bit     bits IDL2-IDL0 (Table 29). The IDLock bits define the
address and the data to be written. Only the last 9 bits   IDLock condition (Table 28). The other bits are
of the address are used and bits [15:9] are specified to   reserved and will return `0' when read.
be zeroes. This is minimally a thirty-two clock opera-
tion. CS must go LOW and remain LOW for the dura-          If a nonvolatile write to the EEPROM (i.e. EEWRITE
tion of the operation. The host may continue to write      instruction) is in progress, the EEREAD STAT returns
up to 16 bytes of data to the X3100 or X3101. The only     a HIGH on SO. When the nonvolatile write cycle in
restriction is the 16 bytes must reside on the same        the EEPROM is completed, the status register data is
page. If the address counter reaches the end of the        read out.
page and the clock continues, the counter will "roll
over" to the first address of the page and overwrite any   Clocking SCK is valid during a nonvolatile write in
data that may have been previously written.                progress, but is not necessary. If the SCK line is
                                                           clocked, the pointer to the status register is also
                                                           clocked, even though the SO pin shows the status of
                                                           the nonvolatile write operation (See Figure 12).

Figure 10. EEPROM Byte Write (EEWRITE) Operation Sequence

CS

       0123456789                                          20 21 22 23 24 25 26 27 28 29 30 31

SCK    EEWRITE Instruction       Byte Address (2 Byte)                             Data Byte
   SI           (1 Byte)                                         76543210

                                 15 14                     3210

             High Impedance
SO

                             25                                                                 FN8110.1

                                                                                                January 3, 2008
                                                       X3100, X3101

Figure 11. EEPROM Page Write (EEWRITE) Operation Sequence

         CS

       0 1 2 3 4 5 6 7 8 9 10                                        20 21 22 23 24 25 26 27 28 29 30 31

SCK    EEWRITE                                                       Byte Address    Data Byte 1
   SI  Instruction                                                     (2 Byte)

                                      15 14 13                       321076543210

CS

       32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47                               145
                                                                                           146
                                                                                                 147
                                                                                                       148
                                                                                                             149
                                                                                                                   150
                                                                                                                         151

SCK

       Data Byte 2                    Data Byte 3                                               Data Byte 16
                                                                                     6543210
SI     7654321076543210

Figure 12. EEPROM Read Status (EEREAD STAT) Operation Sequence

CS

       01234567                                                                                                               ...

SCK

       EEREAD STAT

                         Instruction                                                                                          ...
SI

                                    Nonvolatile EEWRITE in Progress                                       ... I I I
SO
                                                                                                          DDD
                                                                                                          L LL
                                                                                                          2 10

                                                                     SO High During  SO=Status Reg Bit
                                                                     Nonvolatile     When No Nonvolatile
                                                                     EEWRITE Cycle   EEWRITE Cycle

       26                                                                                                                          FN8110.1

                                                                                                                              January 3, 2008
                             X3100, X3101

EEPROM Read Sequence (EEREAD)                                memory at the next address can be read sequentially
                                                             by continuing to provide clock pulses. The address is
When reading from the X3100 or X3101 EEPROM                  automatically incremented to the next higher address
memory, CS is first pulled LOW to select the device.         after each byte of data is shifted out. When the highest
The 8-bit EEREAD instruction is transmitted to the           address is reached (01FFh), the address counter rolls
X3100 or X3101, followed by the 16-bit address, of           over to address 0000h, allowing the read cycle to be
which the last 9 bits are used (bits [15:9] specified to be  continued indefinitely. The read operation is terminated
zeroes). After the EEREAD opcode and address are             by taking CS HIGH. Refer to the EEPROM Read
sent, the data stored in the memory at the selected          (EEREAD) operation sequence illustrated in Figure 13.
address is shifted out on the SO line. The data stored in

Figure 13. EEPROM (EEREAD) Read Operation Sequence

CS

       0123456789                                            20 21 22 23 24 25 26 27 28 29 30 31

SCK    EEREAD Instruction    Byte Address (2 Byte)                 Data Out
   SI          (1 Byte)

                             15 14                           3210

             High Impedance                                        76543210
SO

       27                                                                                         FN8110.1

                                                                                                  January 3, 2008
                                               X3100, X3101

Write Configuration Register (WCFIG)                           Write Control Register (WCNTRL)

The Write Configuration Register (WCFIG) instruc-              The Write Control Register (WCNTRL) instruction
tion updates the static part of the Configuration Reg-         updates the contents of the volatile Control Register.
ister. These new values take effect immediately, for           This command sets the status of the FET control
example writing a new Over-discharge voltage limit.            pins, the cell balancing outputs, the current sense
However, to make these changes permanent, so they              gain and external entry to the sleep mode. Since this
remain if the cell voltages are removed, an EEWRITE            instruction controls a volatile register, no other
operation to the EEPROM array is required following            commands are required and there is no delay time
the WCFIG command. This command is shown in                    needed after the instruction, before subsequent
Figure 14.                                                     commands. The operation of the WCNTRL command
                                                               is shown in Figure 15.

Figure 14. Write Configuration Register (WCFIG) Operation Sequence

CS

           0123456789                                                    20 21 22 23

SCK            WCFIG Instruction                        Configuration
   SI                  (1 BYTE)                         Register Data

                                                        15 14            3210

                                                               (2 BYTE)

             High Impedance
SO

Figure 15. Write Control Register (WCNTR) Operation Sequence

       CS

               0123456789                                                18 19 20 21 22 23

   SCK                    WCNTR Instruction                        Control
                                                               Register Data
      SI                          (1 Byte)
           High Impedance                               15 14            543210
    SO
Control                                                        (2 Byte)

    Bits                     Old Control Bits                                 New Control Bits

           28                                                                                   FN8110.1

                                                                                                January 3, 2008
                                                X3100, X3101

Read Status Register (RDSTAT)                               Set ID Lock (SET IDL)

The Read Status Register (RDSTAT) command                   The contents of the EEPROM memory array in the
returns the status of the X3100 or X3101. The Status        X3100 or X3101 can be locked in one of eight configu-
Register contains three bits that indicate whether the      rations using the SET ID lock command. When a sec-
voltage regulator is stabilized, and if there are any pro-  tion of the EEPROM array is locked, the contents
tection failure conditions. The operation of the            cannot be changed, even when a valid write operation
RDSTAT instruction is shown in Figure 16.                   attempts a write to that area. The SET IDL command
                                                            operation is shown in Figure 17.

Figure 16. Read Status Register (RDSTAT) Operation Sequence

CS

SCK           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
   SI
                          RDSTAT
SO                       Instruction

                                      (1 Byte)                                            210
              High Impedance                                Status Register Output

Figure 17. EEPROM IDLock (SET IDL) Operation Sequence

       CS

                  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

       SCK                               Set IDL              IDLock
          SI                            Instruction            Byte

        SO    High Impedance                                                 III
                                                                             D DD
                                                                             LLL
                                                                             210

              29                                                                               FN8110.1

                                                                                               January 3, 2008
                                               X3100, X3101

ABSOLUTE MAXIMUM RATINGS

Symbol                                      Parameter                                         Min.       Max.     Unit
          Storage temperature                                                                   -55        125     C
  VCC     Operating temperature                                                                 -40        85      C
VCELL     DC output current                                                                                       mA
VTERM1    Lead temperature (soldering 10 seconds)                                            VSS-0.5        5      C
VTERM2    Power supply voltage                                                                 -0.5       300       V
VTERM3    Cell voltage                                                                                 VSS+27.0     V
          Terminal voltage (Pins: SCK, SI, SO, CS, AS0, AS1, AS2, VCS1,                      VSS-0.5      6.75      V
          VCS2, OVT, UVT, OCT, AO)                                                                    VRGO + 0.5
          Terminal voltage (VCELL1)                                                                                 V
          Terminal voltage (all other pins)                                                  VSS-0.5  VCC + 1.0     V
                                                                                             VSS-0.5  VCC + 0.5

Stresses above those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is
a stress rating only; the functional operation of the device (at these or any other conditions above those indicated in
the operational sections of this specification) is not implied. Exposure to absolute maximum rating conditions for
extended periods may affect device reliability.

RECOMMENDED OPERATING CONDITIONS

Temperature  Min.               Max.                    Supply Voltage                                 Limits
                                                          X3100/X3101                                 6V to 24V
Commercial   -20C              +70C

D.C. OPERATING CHARACTERISTICS
(Over the recommended operating conditions, unless otherwise specified.)

                                                      Limits

Symbol                      Parameter          Min.                              Max.        Units         Test Conditions
    ILI                                                                                        A
          Input leakage current (SCK, SI, CS,                                    10                IOL = 1.0mA
   ILO    ASO, AS1, AS2)                                                                       A   IOH = -0.4mA
  VIL(1)                                       - 0.3                                 10       V    IOL = 100uA
  VIH(1)  Output leakage current (SO)                                            VRGO x 0.3         IOH = -20uA
                                                                                               V    IOL = 2mA, RGP = VCC,
VOL1     Input LOW voltage                    VRGO x 0.7 VRGO + 0.3                                RGO = 5V
VOH1     (SCK, SI, CS, AS0, AS1, AS2)                                                         V    IOH = -20A, RGP = VCC - 4V,
VOL2                                                                 0.4                      V    RGO = 5V
          Input HIGH voltage                   VRGO - 0.8                                      V
VOH2     (SCK, SI, CS, AS0, AS1, AS2)
                                                                      0.4                      V
VOL3     Output LOW voltage (SO)
                                               VCC-0.4                                         V
          Output HIGH voltage (SO)                                  0.4
                                                                                               V
          Output LOW voltage
          (UVP/OCP, OVP/LMON, CB1-CB4)

          Output HIGH voltage
          (UVP/OCP, OVP/LMON, CB1-CB4)

          Output LOW voltage (RGC)

VOH3 Output HIGH voltage (RGC)                 VCC-4.0

Note: (1) VIL min. and VIH max. are for reference only and are not 100% tested.

             30                                                                                                   FN8110.1

                                                                                                                  January 3, 2008
                                             X3100, X3101

OPERATING CHARACTERISTICS X3100
(Over the recommended operating conditions unless otherwise specified)

             Description            Sym                     Condition                       Min   Typ(2)  Max   Unit
5V regulated voltage                VRGO                                                    4.5    4.99   5.5     V
                                             On power-up or at wake-up                      4.98          5.00
5VDC voltage regulator current      ILMT(3)                                                 4.95
limit                                        After self-tuning                              4.90          5.02
VCC supply current (1)                       (@10mA VRGO current; 25oC)
VCC supply current (2)                                                                      4.10          5.00 V
VCC supply current (3)                       After self-tuning                              4.15
VCC supply current (4)                       (@10mA VRGO current; 0 - 50oC)(5)              4.15  250           mA
VCC supply current (5)                                                                      4.20
Cell over-charge protection mode             After self-tuning
voltage threshold                            (@50mA VRGO current)(5)
(Default in Boldface)
                                             RLMT = 10

                                     Icc1    Normal operation                                     85      250 A
                                     Icc2
                                     Icc3    during nonvolatile EEPROM write                      1.3     2.5 mA

                                     Icc4    During EEPROM read                                   0.9     1.2 mA
                                     Icc5    SCK=3.3MHz
                                                                                                          1     A
                                    VOV(4)   Sleep mode
                                                                                                  365     600 A
                                             Monitor mode
                                             AN2, AN1, AN0 not equal to 0.                                4.275 V
                                                                                                          4.25
                                             VOV = 4.20V (VOV1, VOV0 = 0,0)                               4.325 V
                                                                            0oC to 50oC                   4.30

                                             VOV = 4.25V (VOV1, VOV0 = 0,1)                               4.375 V
                                                                            0oC to 50oC                   4.35

                                             VOV = 4.30V (VOV1, VOV0 = 1,0)                 4.2           4.425 V
                                                                            0oC to 50oC     4.25          4.40

Cell over-charge protection mode               VOV = 4.35V (VOV1, VOV0 = 1,1)               4.25  VOV -                 V
release voltage threshold                                                      0oC to 50oC  4.30  0.20
Cell over-charge detection time                                                                                         s
Cell over-discharge protection      VOVR                                                    1.85     1    2.05 V
mode (SLEEP) threshold.                                                                     1.95          2.15 V
(Default in Boldface)                TOV     COV = 0.1uF                                    2.05  VUV +   2.25 V
                                    VUV(4)   VUV = 1.95V (VUV1, VUV0 = 0,0)                 2.15   0.7    2.35 V
Cell over-discharge protection               VUV = 2.05V (VUV1, VUV0 = 0,1)                          1
mode release threshold              VUVR     VUV = 2.15V (VUV1, VUV0 = 1,0)                          2                  V
Cell over-discharge detection time           VUV = 2.25V (VUV1, VUV0 = 1,1)                          7
                                                                                                   100                  s
Cell over-discharge release time    TUV      CUV = 0.1F                                                               ms
                                    TUVR     CUV = 200pF                                                               ms
                                                                                                                       s
                                             CUV = 0.1F
                                             CUV = 200pF

31                                                                                                              FN8110.1

                                                                                                             January 3, 2008
                                                       X3100, X3101

             Description                 Sym                    Condition                    Min        Typ(2)         Max                   Unit
                                         VOC(4)                                              0.050                     0.100                   V
Over-current mode detection                      VOC = 0.075V (VOC1, VOC0 = 0,0)             0.060                     0.090
voltage                                                                         0oC to 50oC                                                    V
(Default in Boldface)                                                                        0.075                     0.125
                                                 VOC = 0.100V (VOC1, VOC0 = 0,1)             0.085                     0.115                   V
                                                                                0oC to 50oC
                                                                                                                                               V
                                                 VOC = 0.125V (VOC1, VOC0 = 1,0) 0.100                                 0.150
                                                                                0oC to 50oC 0.110                      0.140                  ms
                                                                                                                                              ms
                                                 VOC = 0.150V (VOC1, VOC0 = 1,1) 0.125                                 0.175                  k
                                                                                0oC to 50oC 0.135                      0.165                   V
                                                                                                                                               V
Over-current mode detection time TOC COC = 0.001F                                                      10                                     V
                                                                                                                                               V
                                                 COC = 200pF                                            2                                      V

Over-current mode release time           TOCR COC = 0.001F                                             10                                     V

                                                 COC = 200pF                                            2

Load resistance over-current mode ROCR Releases when OVP/LMON pin >                                     250

release condition                                2.5V

Cell charge threshold voltage            VCE(4)  VCE = 0.5V (Vce1, Vce0 = 0,0)               0.4        0.5            0.6
                                         VSLR    VCE = 0.8V (Vce1, Vce0 = 0,1)
X3100 wake-up voltage                            VCE = 1.1V (Vce1, Vce0 = 1,0)               0.7        0.8            0.9
                                                 VCE = 1.4V (Vce1, Vce0 = 1,1)
(For Vcc above this voltage, the                 See Wake-up test circuit                    1          1.1            1.2
device wakes up)
                                                                                             1.3        1.4            1.5

                                                                                             12.5                      15.5

X3100 sleep voltage                      VSLP See Sleep test circuit                         11.5                      14.5

(For Vcc above this voltage, the
device cannot go to sleep)

Notes: (2) Typical at 25C.
          (3) See Figure 10 on page 22.
          (4) The default setting is set at the time of shipping, but may be changed by the user via changes in the configuration register.
          (5) For reference only, this parameter is not 100% tested.

Wake-up test circuit (X3100)                                  Sleep test circuit (X3100)

Vcc                                                                   Vcc

                           Vcc RGP                                                                   Vcc RGP
                   VCELL1
                                                                                                VCELL1
                                    RGC                                                                           RGC
                   VCELL2 RGO
                   VCELL3                                             1V
                   VCELL4
                                                 VRGO                                           VCELL2 RGO                                   VRGO
                   Vss
                                                                      1V

                                                                                                VCELL3
                                                                      1V

                                                                                                VCELL4

                                                                      1V

                                                                                                Vss

Increase Vcc until VRGO turns on                                                Decrease Vcc until VRGO turns off

                   32                                                                                                                        FN8110.1

                                                                                                                                             January 3, 2008
                                               X3100, X3101

OPERATING CHARACTERISTICS X3101
(Over the recommended operating conditions unless otherwise specified)

              Description             Sym                     Condition                    Min   Typ(2)  Max   Unit
5V regulated voltage                  VRGO                                                 4.5    4.99   5.5     V
                                               On power-up or at wake-up                   4.98          5.00
5VDC voltage regulator current limit  ILMT(3)                                              4.95
VCC supply current (1)                 Icc1    After self-tuning                           4.90          5.02
VCC supply current (2)                 Icc2    (@10mA VRGO current; 25oC)
VCC supply current (3)                 Icc3    After self-tuning                           4.10          5.00 V
VCC supply current (4)                 Icc4    (@10mA VRGO current; 0 - 50oC)(5)           4.15
VCC supply current (5)                 Icc5    After self-tuning                           4.15  250           mA
Cell over-charge protection mode      VOV(4)   (@50mA VRGO current)(5)                     4.20
voltage threshold                              RLMT = 10                                   4.2   85      250 A
(Default in Boldface)                          Normal operation                            4.25
                                                                                           4.25  1.3     2.5 mA
                                               during nonvolatile EEPROM write             4.30
                                                                                                 0.9     1.2 mA
                                               During EEPROM read                          2.15
                                               SCK = 3.3MHz                                2.25          1     A
                                                                                           2.35
                                               Sleep mode                                  2.45  365     600 A

                                               Monitor mode                                              4.275 V
                                               AN2, AN1, AN0 not equal to 0.                             4.25

                                               VOV = 4.20V (VOV1, VOV0 = 0,0)                            4.325 V
                                                                              0oC to 50oC                4.30

                                               VOV = 4.25V (VOV1, VOV0 = 0,1)
                                                                              0oC to 50oC

                                               VOV = 4.30V (VOV1, VOV0 = 1,0)                            4.375 V
                                                                              0oC to 50oC                4.35

                                               VOV = 4.35V (VOV1, VOV0 = 1,1)                            4.425 V
                                                                              0oC to 50oC
                                                                                                         4.40

Cell over-charge protection mode      VOVR                                                       VOV -         V
release voltage threshold
Cell over-charge detection time                                                                  0.20
Cell over-discharge protection
mode (SLEEP) threshold.                TOV     COV = 0.1uF                                       1             s
(Default in Boldface)                 VUV(4)   VUV = 2.25V (VUV1, VUV0 = 0,0)
                                               VUV = 2.35V (VUV1, VUV0 = 0,1)                            2.35 V
Cell over-discharge protection        VUVR     VUV = 2.45V (VUV1, VUV0 = 1,0)
mode release threshold                         VUV = 2.55V (VUV1, VUV0 = 1,1)                            2.45 V
Cell over-discharge detection time
                                                                                                         2.55 V
Cell over-discharge release time
                                                                                                         2.65 V

                                                                                                 VUV +         V

                                                                                                 0.7

                                      TUV      CUV = 0.1F                                       1             s
                                      TUVR     CUV = 200pF
                                                                                                 2             ms
                                               CUV = 0.1F
                                               CUV = 200pF                                       7             ms

                                                                                                 100           s

33                                                                                                             FN8110.1

                                                                                                            January 3, 2008
                                                 X3100, X3101

              Description                Sym                    Condition                     Min       Typ(2)            Max                Unit
                                         VOC(4)                                              0.050                        0.100                V
Over-current mode detection                      VOC = 0.075V (VOC1, VOC0 = 0,0)             0.060                        0.090
voltage                                                                         0oC to 50oC                                                    V
(Default in Boldface)                                                                        0.075                        0.125
                                                 VOC = 0.100V (VOC1, VOC0 = 0,1)             0.085                        0.115                V
                                                                                0oC to 50oC
                                                                                                                                               V
                                                 VOC = 0.125V (VOC1, VOC0 = 1,0) 0.100                                    0.150
                                                                                0oC to 50oC 0.110                         0.140               ms
                                                                                                                                              ms
                                                 VOC = 0.150V (VOC1, VOC0 = 1,1) 0.125                                    0.175               k
                                                                                0oC to 50oC 0.135                         0.165                V
                                                                                                                                               V
Over-current mode detection time TOC COC = 0.001F                                                      10                                     V
                                                                                                                                               V
                                                 COC = 200pF                                                           2                       V

Over-current mode release time           TOCR COC = 0.001F                                             10                                     V

                                                 COC = 200pF                                                           2

Load resistance over-current mode ROCR Releases when OVP/LMON pin >                                     250

release condition                                2.5V

Cell charge threshold voltage            VCE     VCE = 0.5V (Vce1, Vce0 = 0,0)               0.4        0.5               0.6
                                         VSLR    VCE = 0.8V (Vce1, Vce0 = 0,1)
X3101 wake-up voltage                            VCE = 1.1V (Vce1, Vce0 = 1,0)               0.7        0.8               0.9
                                                 VCE = 1.4V (Vce1, Vce0 = 1,1)
(For Vcc above this voltage, the device          See Wake-up test circuit                    1          1.1               1.2
wakes up)
                                                                                             1.3        1.4               1.5

                                                                                             10.5                         12.5

X3101 sleep voltage                      VSLP See Sleep test circuit                         9.5                          11.5

(For Vcc above this voltage, the device
cannot go to sleep)

Notes: (2) Typical at 25C.
          (3) See Figure 10 on page 22.
          (4) The default setting is set at the time of shipping, but may be changed by the user via changes in the configuration register.
          (5) For reference only, this parameter is not 100% tested.

Wake-up test circuit (X3101)                                  Sleep test circuit (X3101)
            Vcc                                                           Vcc

                           Vcc RGP                                                                Vcc RGP
                   VCELL1
                                                                                                VCELL1
                                    RGC                                                                           RGC
                   VCELL2 RGO
                                                                      1V
                   VCELL3
                                         VRGO                                                VCELL2 RGO                   VRGO
                   VCELL4
                                                                      1V

                                                                                                VCELL3
                                                                      1V

                                                                                             VCELL4

                  Vss                                                                           Vss

Increase Vcc until VRGO turns on                                                Decrease Vcc until VRGO turns off

                   34                                                                                                                        FN8110.1

                                                                                                                                             January 3, 2008
                                               X3100, X3101

POWER-UP TIMING

Symbol                                                   Parameter                      Min.        Max.
          Power-up to SPI read operation (RDSTAT, EEREAD STAT)
tPUR(6)  Power-up to SPI write operation (WREN, WRDI, EEWRITE, WCFIG, SET IDL, WCNTR)           TOC + 2ms
tPUW1(6)  Power-up to SPI write operation (WCNTR - bits 10 and 11)                               TOC + 2ms
tPUW2(6)                                                                                       TOV + 200ms

                                                                                                      or
                                                                                              TUV + 200ms(7)

Notes: (6) tPUR, tPUW1 and tPUW2 are the delays required from the time VCC is stable until a read or write can be initiated. These parameters are
               not 100% tested.

          (7) Whichever is longer.

CAPACITANCE TA = +25C, f = 1 MHz, VRGO = 5V

Symbol                        Parameter                      Max.  Units                Conditions
                                                               8     pF                  VOUT = 0V
COUT(8)   Output capacitance (SO)                              6     pF                   VIN = 0V
CIN(8)   Input capacitance (SCK, SI, CS)

Notes: (8) This parameter is not 100% tested.

Equivalent A.C. Load Circuit                   A.C. TEST CONDITIONS

                 5V                             Input pulse levels                            0.5 - 4.5V
                                                Input rise and fall times                        10ns
                     2061                       Input and output timing level                    2.5V
                      30pF
          SO
          3025

                 35                                                                           FN8110.1

                                                                                              January 3, 2008
                                           X3100, X3101

A.C. CHARACTERISTICS (Over the recommended operating conditions, unless otherwise specified.)

SERIAL INPUT TIMING

Symbol                          Parameter  Voltage            Min.                   Max.      Units

fSCK    Clock frequency                                      0                      3.3       MHz
tCYC    Cycle time
tLEAD    CS lead time                                         300                              ns
tLAG    CS lag time
  tWH    Clock HIGH time                                      150                              ns
  tWL    Clock LOW time
  tSU    Data setup time                                      150                              ns
         Data hold time
   tH    Data in rise time                                    130                              ns
tRI(9)  Data in fall time
tFI(9)  CS deselect time                                     130                              ns
  tCS    Write cycle time
tWC(10)                                                       20                               ns

                                                              20                               ns

                                                                                     2         s

                                                                                     2         s

                                                              100                              ns

                                                                                     5         ms

Notes: (9) This parameter is not 100% tested

          (10)tWC is the time from the rising edge of CS after a valid write sequence has been sent to the end of the self-timed internal nonvolatile
               write cycle.

Serial Input Timing                                                   tCS
                                                                               tLAG
                   CS

                                tLEAD

SCK

                       tSU             tH  tRI           tFI

SI                          MSB IN                            LSB IN

SO

                            36                                                                 FN8110.1

                                                                                               January 3, 2008
                                                          X3100, X3101

Serial Output Timing

Symbol                Parameter                                Voltage       Min.  Max.                        Units
                                                                               0    3.3                        MHz
fSCK    Clock Frequency                                                            150                          ns
tDIS    Output Disable Time                                                   0    130                          ns
   tV    Output Valid from Clock LOW                                                                             ns
  tHO    Output Hold Time                                                           50                           ns
tRO(11)  Output Rise Time                                                           50                           ns
tFO(11)  Output Fall Time

Notes: (11)This parameter is not 100% tested.

Serial Output Timing

CS                                            tCYC            tWH                                    tLAG
SCK
                               tV                         tHO           tWL                              tDIS
SO                                                                                LSB Out
                      MSB Out                  MSB1 Out

SI       ADDR
         LSB In

SYMBOL TABLE

WAVEFORM INPUTS                    OUTPUTS

                      Must be      Will be
                      steady       steady

                      May change   Will change
                      from LOW     from LOW
                      to HIGH      to HIGH

                      May change   Will change
                      from HIGH    from HIGH
                      to LOW       to LOW

                      Don't Care:  Changing:
                      Changes      State Not
                      Allowed      Known

                      N/A          Center Line
                                   is High
                                   Impedance

                      37                                                                                       FN8110.1

                                                                                                               January 3, 2008
                                              X3100, X3101

Analog Output Response Time

Symbol                                         Parameter                                               Min.  Typ.  Max.              Units
  tVSC         AO Output Stabilization Time (Voltage Source Change)                                                 1.0               ms
tCSGO                                                                                                              1.0               ms
   tCO         AO Output Stabilization Time (Current Sense Gain Change)                                             1.0                s

               Control Outputs Response Time (UVP/OCP, OVP/MON, CB4,
               CB3, CB2, CB1, RGC)

ANALOG OUTPUT RESPONSE TIME
Change in Voltage Source

AS2:AS0

AO                                                                                                           tVSC
                                        tVSC                                                                               New Gain

Change in Current Sense Gain Amplification and Control Bits

        CS

SCK

      DI       OVPC CSG1 CSG0 SLP 0           0                                              x
Control Reg     Bit10 Bit9 Bit8 Bit7 Bit6

                                              Bit5

       AO      Old Gain

Current Sense                                                                                   tCSGO
Gain Change

  UVP/OCP
OVP/LMON On

   CB4:CB1
         RGC

      Control Off
     Outputs

                                                                                        tCO

               38                                                                                                                    FN8110.1

                                                                                                                                     January 3, 2008
                                                       X3100, X3101

TYPICAL OPERATING CHARACTERISTICS

                                               Norm al Operating Current                                                                                        Monitor Mode Current
                           150                                                                                                            450

             Current (uA)  125                                                                                              Current (uA)

                                                                                                                                          400

                           100

                           75                                                                                                             350

                           50                                                                                                             300

                                -20      25                                80                                                                  -20                25                  80

                                     Tem perature                                                                                                                 Tem perature

                                X3100/X3101 Over Charge Trip Voltage (Typical)                                                                 X3100 Over Discharge Trip Voltage (Typical)

Voltage (V)  4.40                                                                                    Voltage (V)            2.30
             4.35                                                                                                           2.25
             4.30                                                                                                           2.20
             4.25                                                                                                           2.15
             4.20                                                                                                           2.10
             4.15                                                                                                           2.05
                                                                                                                            2.00
                  -25                                                                                                       1.95

                                                                                                                                          -25                     25                           75

                                                    25                                    75                                                        Temperature (Deg C)

                                     Temperature (Deg C)

                                     4.2V Setting                          4.25V Setting                                                            1.95V Setting               2.05V Setting
                                     4.3V Setting                          4.35V Setting                                                            2.15V Setting               2.25V Setting

                                X3101 Over Discharge Trip Voltage (Typical)                                                                      Voltage Regulator Output (Typical)
                                                                                                                                          Vcc = 10.8V to 16V Rlim = 15 Ohm (Ilim = 200mA)
             2.60
Voltage (V)  2.55                                                                                    Regulator Voltage (V)  5.020
             2.50                                                                                                           5.000
             2.45                        25                                               75                                4.980
             2.40                                                                                                           4.960
             2.35                                                                                                           4.940
             2.30                                                                                                           4.920
             2.25                                                                                                           4.900
                                                                                                                            4.880
                  -25
                                                                                                                                     1
                                     Temperature (Deg C)                                                                                            10                          50             100

                                     2.25V Setting                         2.35V Setting                                                                          Load (mA)
                                     2.45V Setting                         2.55V Setting

                                                                                                                                                    -25 degC      25 degC             75 degC

                                                                                  Voltage Regulator Output (Typical)
                                                                           Vcc = 10.8V to 16V Rlim = 15 Ohm (Ilim = 200mA)

                                                        Regulated Voltage  5.020
                                                                           5.000
                                                                           4.980                          25                                                  75
                                                                           4.960                                                               100 mA Load
                                                                           4.940                     Temperature
                                                                           4.920
                                                                           4.900          10mA Load  50mA Load
                                                                           4.880

                                                                                  -25

                                                                              1mA Load

For typical performance of current and voltage monitoring circuits, please refer to Application Note AN142 and AN143

                                     39                                                                                                                                                             FN8110.1

                                                                                                                                                                                                    January 3, 2008
    X3100, X3101

40                FN8110.1

                  January 3, 2008
                                                    X3100, X3101

Thin Shrink Small Outline Plastic Packages (TSSOP)

N                             E  0.25(0.010) M B M                             M28.173
                E1
         INDEX                           GAUGE                                 28 LEAD THIN SHRINK SMALL OUTLINE PLASTIC
         AREA      -B-                   PLANE                                 PACKAGE

                                                                                      INCHES          MILLIMETERS

                                                                               SYMBOL MIN      MAX    MIN       MAX NOTES

123                                                                            A   -           0.047  -         1.20      -

     0.05(0.002) SEATING PLANE                               L                 A1  0.002 0.006        0.05      0.15      -
                                              0.25
                                                                               A2  0.031 0.051        0.80      1.05      -
                                              0.010

-A-                  A                                                         b   0.0075 0.0118 0.19           0.30      9
          D

                -C-                                                            c   0.0035 0.0079 0.09           0.20      -

                                                                               D   0.378 0.386        9.60      9.80      3

     e                   A1                   A2                               E1  0.169 0.177        4.30      4.50      4

                                                                c

     b                           0.10(0.004)                                   e   0.026 BSC             0.65 BSC         -

0.10(0.004) M C A M B S                                                        E   0.246 0.256        6.25      6.50      -

                                                                               L   0.0177 0.0295 0.45           0.75      6

NOTES:                                                                         N           28               28            7

1. These package dimensions are within allowable dimensions of                    0o          8o     0o        8o        -
     JEDEC MO-153-AE, Issue E.
                                                                                                                      Rev. 0 6/98
2. Dimensioning and tolerancing per ANSI Y14.5M-1982.

3. Dimension "D" does not include mold flash, protrusions or gate burrs.
     Mold flash, protrusion and gate burrs shall not exceed 0.15mm
     (0.006 inch) per side.

4. Dimension "E1" does not include interlead flash or protrusions. Inter-
     lead flash and protrusions shall not exceed 0.15mm (0.006 inch) per
     side.

5. The chamfer on the body is optional. If it is not present, a visual index
     feature must be located within the crosshatched area.

6. "L" is the length of terminal for soldering to a substrate.

7. "N" is the number of terminal positions.

8. Terminal numbers are shown for reference only.

9. Dimension "b" does not include dambar protrusion. Allowable dambar
     protrusion shall be 0.08mm (0.003 inch) total in excess of "b" dimen-
     sion at maximum material condition. Minimum space between protru-
     sion and adjacent lead is 0.07mm (0.0027 inch).

10. Controlling dimension: MILLIMETER. Converted inch dimensions
     are not necessarily exact. (Angles in degrees)

                   All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
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                              For information regarding Intersil Corporation and its products, see www.intersil.com

                        41                                                                                                FN8110.1

                                                                                                                      January 3, 2008
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