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PK10X512VFX100

器件型号:PK10X512VFX100
厂商名称:FREESCALE (NXP)
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器件描述

K10 Sub-Family Data Sheet

PK10X512VFX100器件文档内容

Freescale Semiconductor                                  Document Number: K10P81M100SF2
Data Sheet: Product Preview                                                           Rev. 1, 11/2010

K10 Sub-Family Data Sheet                                K10P81M100SF2

Supports the following:
MK10N512VLK100, MK10N512VMB100

Features                                                 Human-machine interface

Operating Characteristics                               Low-power hardware touch sensor interface (TSI)

    Voltage range: 1.71 to 3.6 V                            General-purpose input/output
    Flash write voltage range: 1.71 to 3.6 V
    Temperature range (ambient): -40 to 105C            Analog modules
                                                             16-bit SAR ADC with PGA (x64)
Performance
    Up to 100 MHz ARM Cortex-M4 core with DSP           y 12-bit DAC
      instructions delivering 1.25 Dhrystone MIPS per
      MHz                                                    Analog comparator (CMP) containing a 6-bit DAC

Memories and memory interfaces                         r and programmable reference input
    Up to 512 KB program flash memory on non-
      FlexMemory devices                                     Voltage reference
    Up to 128 KB RAM
                                                         a Timers
                                                             Programmable delay block
                                                             Eight-channel motor control/general purpose/PWM
                                                         intimers
    Serial programming interface (EzPort)                   Two-channel quadrature decoder/general purpose
    FlexBus external bus interface                            timers

Clocks                                                    Periodic interrupt timers
                                                             16-bit low-power timer
lim 1 to 32 MHz crystal oscillator                         Carrier modulator transmitter
                                                             Real-time clock
    32 kHz crystal oscillator
    Multi-purpose clock generator                        Communication interfaces
                                                             Controller Area Network (CAN) module
System peripherals                                        SPI modules
    10 low-power modes to provide power optimization       I2C modules
                                                             UART modules
e based on application requirements                         Secure Digital host controller (SDHC)
r Memory protection unit with multi-master                I2S

      protection
    16-channel DMA controller, supporting up to 64

P request sources
External watchdog monitor

Software watchdog

Low-leakage wakeup unit

Security and integrity modules
    Hardware CRC module to support fast cyclic
      redundancy checks
    Hardware random-number generator
    128-bit unique identification (ID) number per chip

This document contains information on a product under development. Freescale
reserves the right to change or discontinue this product without notice.

20102010 Freescale Semiconductor, Inc.
Preliminary
   Table of Contents

1 Ordering parts...........................................................................4     6.1 Core modules....................................................................19

   1.1 Determining valid orderable parts......................................4                  6.1.1 Debug trace timing specifications.........................19

2 Part identification......................................................................4     6.1.2 JTAG electricals....................................................20

   2.1 Description.........................................................................4     6.2 System modules................................................................23

   2.2 Format...............................................................................4    6.3 Clock modules...................................................................23

   2.3 Fields.................................................................................4  6.3.1 MCG Specifications...............................................23

   2.4 Example............................................................................5      6.3.2 Oscillator Electrical Characteristics.......................25

3 Terminology and guidelines......................................................5              6.3.2.1 Oscillator DC Electrical Specifications 25

   3.1 Definition: Operating requirement......................................5                                  6.3.2.2 Oscillator frequency specifications......26
   3.2 Definition: Operating behavior...........................................6                      6.3.3 32kHz Oscillator Electrical Characteristics............27
   3.3 Definition: Attribute............................................................6
                                                                                                                 6.3.3.1 32kHz Oscillator DC Electrical
y 3.4 Definition: Rating...............................................................7                                        Specifications......................................27
r 3.5 Result of exceeding a rating..............................................7
                                                                                                                 6.3.3.2 32kHz Oscillator Frequency
   3.6 Relationship between ratings and operating                                                                               Specifications......................................27

a requirements......................................................................7            6.4 Memories and memory interfaces.....................................28
                                                                                                       6.4.1 Flash (FTFL) Electrical Characteristics.................28
   3.7 Guidelines for ratings and operating requirements............8                                            6.4.1.1 Flash Timing Parameters -- Program
                                                                                                                                and Erase............................................28
in 3.8 Definition: Typical value.....................................................8                           6.4.1.2 Flash Timing Parameters --
                                                                                                                                Commands..........................................28
   3.9 Typical Value Conditions...................................................9                              6.4.1.3 Flash (FTFL) Current and Power
4 Ratings......................................................................................9                                Parameters..........................................29
                                                                                                                 6.4.1.4 Reliability Characteristics....................29
   4.1 Thermal handling ratings...................................................9                    6.4.2 EzPort Switching Specifications............................29
                                                                                                       6.4.3 Flexbus Switching Specifications..........................30
lim 4.2 Moisture handling ratings..................................................10
                                                                                                 6.5 Security and integrity modules..........................................32
   4.3 ESD handling ratings.........................................................10           6.6 Analog...............................................................................32
   4.4 Voltage and current operating ratings...............................10
5 General.....................................................................................11       6.6.1 ADC electrical specifications.................................32

e 5.1 Nonswitching electrical specifications...............................11
         5.1.1 Voltage and Current Operating Requirements......11
r 5.1.2 LVD and POR operating requirements.................12
P 5.1.3 Voltage and current operating behaviors..............13
   5.1.4 Power mode transition operating behaviors..........13                                   6.6.1.1 16-bit ADC operating conditions..........33

   5.1.5 Power consumption operating behaviors..............14                                   6.6.1.2 16-bit ADC electrical characteristics....35

   5.1.5.1 Diagram: Typical IDD_RUN operating                                                    6.6.1.3 16-bit ADC with PGA operating

   behavior...............................................16                                     conditions............................................38

   5.1.6 EMC radiated emissions operating behaviors.......17                                     6.6.1.4 16-bit ADC with PGA characteristics...39

   5.1.7 Designing with radiated emissions in mind...........18                                  6.6.2 CMP and 6-bit DAC electrical specifications.........40

   5.1.8 Capacitance attributes..........................................18                      6.6.3 12-bit DAC electrical characteristics.....................41

   5.2 Switching electrical specifications.....................................18                6.6.3.1 12-bit DAC operating requirements.....41

   5.3 Thermal specifications.......................................................18           6.6.3.2 12-bit DAC operating behaviors..........42

   5.3.1 Thermal operating requirements...........................18                             6.6.4 Voltage Reference Electrical Specifications..........44

   5.3.2 Thermal attributes.................................................19                   6.7 Timers................................................................................45

6 Peripheral operating requirements and behaviors....................19                          6.8 Communication interfaces.................................................45

   K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

2  Preliminary                                                                                   Freescale Semiconductor, Inc.
      6.8.1 DSPI Switching Specifications for Low-speed                                               6.9.2 TSI Electrical Specifications..................................52
                Operation..............................................................46    7 Dimensions...............................................................................53

      6.8.2 DSPI Switching Specifications (High-speed                                           7.1 Obtaining package dimensions.........................................53
                mode)....................................................................47  8 Pinout........................................................................................54

      6.8.3 SDHC Specifications.............................................49                  8.1 K10 Signal Multiplexing and Pin Assignments..................54
      6.8.4 I2S Switching Specifications.................................50                     8.2 K10 Pinouts.......................................................................57
6.9 Human-machine interfaces (HMI)......................................52                   9 Revision History........................................................................58
      6.9.1 General Switching Specifications..........................52

                               Preliminary

K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.  Preliminary                                                                                                                                                       3
Ordering parts

1 Ordering parts

1.1 Determining valid orderable parts

Valid orderable part numbers are provided on the web. To determine the orderable part
numbers for this device, go to www.freescale.com and perform a part number search for
the following device numbers: PK10 and MK10.

y 2 Part identification
ar 2.1 Description

Part numbers for the chip have fields that identify the specific part. You can use the

in values of these fields to determine the specific part you have received.
lim 2.2 Format

Part numbers for this device have the following format:
Q K## M FFF T PP CCC N

Pre 2.3 Fields

This table lists the possible values for each field in the part number (not all combinations
are valid):

       Field                               Description                                        Values
Q               Qualification status
                                                                      M = Fully qualified, general market flow
K##             Kinetis family                                        P = Prequalification
M               Flash memory type
                                                                      K10

                                                                      N = Program flash only
                                                                      X = Program flash and FlexMemory

                Table continues on the next page...

                K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

4                                                       Preliminary  Freescale Semiconductor, Inc.
                                                                            Terminology and guidelines

     Field                      Description                                 Values

FFF         Program flash memory size                      32 = 32 KB
                                                          64 = 64 KB
                                                          128 = 128 KB
                                                          256 = 256 KB
                                                          512 = 512 KB
                                                          1M0 = 1 MB

T           Temperature range (C)                         V = 40 to 105

PP          Package identifier                            FM = 32 QFN (5 mm x 5 mm)

                                                          FT = 48 QFN (7 mm x 7 mm)

                                                          LF = 48 LQFP (7 mm x 7 mm)

ary CCC                                                    FX = 64 QFN (9 mm x 9 mm)
in N                                                       LH = 64 LQFP (10 mm x 10 mm)
            Maximum CPU frequency (MHz)                   LK = 80 LQFP (12 mm x 12 mm)
                                                          MB = 81 MAPBGA (8 mm x 8 mm)
lim 2.4 ExamplePackaging type                              LL = 100 LQFP (14 mm x 14 mm)
re This is an example part number:                         ML = 104 MAPBGA (8 mm x 8 mm)
P MK10N512VMD100                                           LQ = 144 LQFP (20 mm x 20 mm)
                                                          MD = 144 MAPBGA (13 mm x 13 mm)
                                                          MF = 196 MAPBGA (15 mm x 15 mm)
                                                          MJ = 256 MAPBGA (17 mm x 17 mm)

                                                          50 = 50 MHz
                                                          72 = 72 MHz
                                                          100 = 100 MHz
                                                          120 = 120 MHz
                                                          150 = 150 MHz

                                                          R = Tape and reel
                                                          (Blank) = Trays

3 Terminology and guidelines

3.1 Definition: Operating requirement

An operating requirement is a specified value or range of values for a technical
characteristic that you must guarantee during operation to avoid incorrect operation and
possibly decreasing the useful life of the chip.

            K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                Preliminary                                     5
Terminology and guidelines

3.1.1 Example

This is an example of an operating requirement, which you must meet for the
accompanying operating behaviors to be guaranteed:

          Symbol         Description           Min.                     Max.                     Unit
VDD                                                         1.1                     V
                  1.0 V core supply volt- 0.9
                  age

3.2 Definition: Operating behavior

y An operating behavior is a specified value or range of values for a technical
r characteristic that are guaranteed during operation if you meet the operating requirements

and any other specified conditions.

ina 3.2.1 Example
lim Symbol

IWP
This is an example of an operating behavior, which is guaranteed if you meet the
accompanying operating requirements:

                         Description           Min.                     Max.                     Unit
                                                            130                     A
                  Digital I/O weak pullup/ 10
                  pulldown current
Pre 3.3 Definition: Attribute
An attribute is a specified value or range of values for a technical characteristic that are

guaranteed, regardless of whether you meet the operating requirements.

3.3.1 Example
This is an example of an attribute:

          Symbol         Description           Min.                     Max.                     Unit
CIN_D                                                       7                       pF
                  Input capacitance: digi- --
                  tal pins

                            K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

6                                              Preliminary                    Freescale Semiconductor, Inc.
                                                                                                Terminology and guidelines

3.4 Definition: Rating

A rating is a minimum or maximum value of a technical characteristic that, if exceeded,
may cause permanent chip failure:

   Operating ratings apply during operation of the chip.
   Handling ratings apply when the chip is not powered.

                      3.4.1 Example                                                 ry Max.
                      This is an example of an operating rating:                   ina 1.2

                                Symbol         Description            Min.                                   Unit
                      VDD                                                                       V
                                        1.0 V core supply volt- 0.3
                                        age

Failures in time (ppm)3.5         Result of exceeding a rating

                             40        lim The likelihood of permanent chip failure increases rapidly as
                             30
                             20                                                                  soon as a characteristic begins to exceed one of its operating ratings.
                             10
                                      PreOperating rating
                               0

                                  Measured characteristic

                                        K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

                      Freescale Semiconductor, Inc.                   Preliminary                                                                                         7
Terminology and guidelines

3.6 Relationship between ratings and operating requirements

                                 Operating or handling rating (min.)  Operating requirement (min.)  Operating requirement (max.)    Operating or handling rating (max.)

                Fatal                        Limited                          Normal                            Limited                          Fatal
                range                      operating                        operating                         operating                          range

   - Probable permanent failure               range                            range                             range              - Probable permanent failure

                                 - No permanent failure               - No permanent failure        - No permanent failure
                                 - Possible decreased life            - Correct operation           - Possible decreased life
                                 - Possible incorrect operation                                     - Possible incorrect operation

ry 3.7 Guidelines for ratings and operating requirements                Handling range
a Follow these guidelines for ratings and operating requirements:     - No permanent failure
in Never exceed any of the chip's ratings.
                                                                                                                                                                        
   During normal operation, don't exceed any of the chip's operating requirements.
   If you must exceed an operating requirement at times other than during normal

     operation (for example, during power sequencing), limit the duration as much as

lim possible.
3.8 Definition: Typical value

e A typical value is a specified value for a technical characteristic that:
r Lies within the range of values specified by the operating behavior

   Given the typical manufacturing process, is representative of that characteristic

P during operation when you meet the typical-value conditions or other specified
   conditions

Typical values are provided as design guidelines and are neither tested nor guaranteed.

3.8.1 Example 1
This is an example of an operating behavior that includes a typical value:

       Symbol                    Description                          Min.            Typ.                    Max.                            Unit
IWP                                                                         70                      130                             A
                                 Digital I/O weak 10
                                 pullup/pulldown
                                 current

                                 K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

8                                                                           Preliminary                                             Freescale Semiconductor, Inc.
                                                                                         Ratings

3.8.2 Example 2

This is an example of a chart that shows typical values for various voltage and
temperature conditions:

              5000

              4500

              4000

              y 25003500                                                 TJ
                                                                          150 C
IDD_STOP (A)  r 15003000                                                   105 C
                                                                           25 C
              a 10002000                                                  40 C

              500in 0

lim 3.9 Typical Value Conditions0.900.951.00         1.05         1.10

                                     VDD (V)

e Typical values assume you meet the following conditions (or other conditions as
r specified):
                    P Symbol
                                     Description                  Value            Unit

TA                             Ambient temperature   25                  C

VDD                            3.3 V supply voltage  3.3                 V

4 Ratings

                          K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                        Preliminary                         9
Ratings

4.1 Thermal handling ratings

    Symbol  Description                                            Min.             Max.   Unit       Notes
     TSTG   Storage temperature                                    55              150
     TSDR   Solder temperature, lead-free                           --              260    C         1
            Solder temperature, leaded                              --              245
                                                                                           C         2

1. Determined according to JEDEC Standard JESD22-A103, High Temperature Storage Life.
2. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic

     Solid State Surface Mount Devices.

    ry Symbol
      MSL
4.2 Moisture handling ratings

a 1. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for NonhermeticDescriptionMin.Max.UnitNotes
in Solid State Surface Mount Devices.Moisture sensitivity level     --                3
                                                                                           --         1

4.3 ESD handling ratings lim Symbol
     VHBM
     VCDM
      ILAT
            Description                                             Min.             Max.  Unit       Notes
            Electrostatic discharge voltage, human body model      -2000            +2000   V            1
            Electrostatic discharge voltage, charged-device model  -500             +500    V            2
            Latch-up current at ambient temperature of 85C        -100             +100   mA
e 1. Determined according to JEDEC Standard JESD22-A114, Electrostatic Discharge (ESD) Sensitivity Testing Human Body
r Model (HBM).

2. Determined according to JEDEC Standard JESD22-C101, Field-Induced Charged-Device Model Test Method for

P Electrostatic-Discharge-Withstand Thresholds of Microelectronic Components.

4.4 Voltage and current operating ratings

    Symbol Description                                                          Min.       Max.       Unit

    VDD     Digital supply voltage                                              0.3       3.8        V

    IDD     Digital supply current                                              --         185        mA
    VDIO    Digital input voltage (except RESET, EXTAL, and XTAL)
    VAIO    Analog, RESET, EXTAL, and XTAL input voltage                        0.3       5.5        V

                                                                                0.3       VDD + 0.3  V

                                           Table continues on the next page...

                        K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

10                                         Preliminary                                     Freescale Semiconductor, Inc.
                                                                                                   General

Symbol Description                                                          Min.        Max.       Unit

ID    Instantaneous maximum current single pin limit (applies to all        25         25         mA

      port pins)

VDDA  Analog supply voltage                                                VDD 0.3    VDD + 0.3  V

IDDA  Analog supply current1                                                TBD         TBD        mA

VBAT  RTC battery supply voltage                                            0.3        3.8        V

VRAM  VDD voltage required to retain RAM                                    1.2         --         V

VRFVBAT VBAT voltage required to retain the VBAT register file              TBD         --         V

1. The analog supply current is the sum of the active or disabled current for each of the analog modules on the device. See
     each module's specification for its supply current.

ry 5 General
ina 5.1 Nonswitching electrical specifications
lim Symbol Description
5.1.1 Voltage and Current Operating Requirements

                        Table 1. Voltage and current operating requirements

e VDD VDDA VDD-to-VDDA differential voltage                   Min.             Max.   Unit       Notes
                                                                1.71             3.6     V
VDD   Supply voltage                                            1.71             3.6     V
                                                                0.1             0.1     V
r VSS VSSA VSS-to-VSSA differential voltageVDDA               0.1             0.1     V
      Analog supply voltage
                                                                                         V
VIH   P 2.7 V  VDD  3.6 V
      Input high voltage

                                                                0.7 VDD         --

       1.7 V  VDD  2.7 V                                       0.75 VDD        --         V

VIL   Input low voltage

       2.7 V  VDD  3.6 V                                       --          0.35 VDD       V

       1.7 V  VDD  2.7 V                                       --          0.3 VDD        V

VHYS  Input hysteresis                                          0.06 VDD        --         V

                                  Table continues on the next page...

                      K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                  Preliminary                                                                   11
General     Table 1. Voltage and current operating requirements (continued)

    Symbol  Description                                            Min.        Max.     Unit  Notes
       IIC  DC injection current -- single pin                                                   1

                VIN > VDD                                        0           2        mA
                VIN < VSS
                                                                   0           0.2     mA

            DC injection current -- total MCU limit, includes sum                             1

            of all stressed pins                                   0           25       mA
                VIN > VDD
                                                                   0           5       mA
             VIN < VSS
1. All functional non-supply pins are internally clamped to VSS and VDD. Input must be current limited to the value specified.
     To determine the value of the required current-limiting resistor, calculate resistance values for positive and negative clamp

y voltages, then use the larger of the two values. Power supply must maintain regulation within operating VDD range during

     instantaneous and operating maximum current conditions. If positive injection current (VIn > VDD) is greater than IDD, the

r injection current may flow out of VDD and could result in external power supply going out of regulation. Ensure external

     VDD load will shunt current greater than maximum injection current. This will be the greatest risk when the MCU is not
     consuming power. Examples are: if no system clock is present, or if clock rate is very low (which would reduce overall

a power consumption).
5.1.2 LVD and POR operating requirementsin Table 2. LVD and POR operating requirements
Symbol

lim VPOR

VLVDH

e VLVW1
r VLVW2

VLVW3

P VLVW4
            Description                                   Min.           Typ.     Max.  Unit  Notes
            Falling VDD POR detect voltage                TBD            1.1      TBD
                                                          TBD            2.56     TBD   V
            Falling low-voltage detect threshold -- high
            range (LVDV=01)                               TBD            2.70     TBD   V
            Low-voltage warning thresholds -- high range  TBD            2.80     TBD
                                                          TBD            2.90     TBD                    1
                  Level 1 falling (LVWV=00)              TBD            3.00     TBD   V
                  Level 2 falling (LVWV=01)                                            V
                Level 3 falling (LVWV=10)                                             V
                Level 4 falling (LVWV=11)                                             V

    VHYS Low-voltage inhibit reset/recover hysteresis --                 60             mV

            high range

    VLVDL Falling low-voltage detect threshold -- low range TBD          TBD      TBD   V

            (LVDV=00)

            Low-voltage warning thresholds -- low range                                       1

    VLVW1    Level 1 falling (LVWV=00)                   TBD            1.80     TBD   V
    VLVW2    Level 2 falling (LVWV=01)
    VLVW3    Level 3 falling (LVWV=10)                   TBD            1.90     TBD   V
    VLVW4    Level 4 falling (LVWV=11)
                                                          TBD            2.00     TBD   V

                                                          TBD            2.10     TBD   V

                                  Table continues on the next page...

                        K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

12                                              Preliminary                          Freescale Semiconductor, Inc.
         Table 2. LVD and POR operating requirements (continued)                              General
                                                                                             Notes
Symbol Description                                    Min.            Typ.       Max.  Unit

VHYS Low-voltage inhibit reset/recover hysteresis --                  40               mV

         low range

VBG Bandgap voltage reference                         TBD             1.00       TBD      V

tLPO Internal low power oscillator period             TBD             1000       TBD      s
            factory trimmed

1. Rising thresholds are falling threshold + VHYS

5.1.3 Voltage and current operating behaviors

    y Table 3. Voltage and current operating behaviors
r Symbol
a VOH
         Description                                                 Min.    Max.      Unit  Notes
         Output high voltage -- high drive strength
                                                                  VDD 0.5   --        V
             2.7 V  VDD  3.6 V, IOH = -10mA                     VDD 0.5   --        V
               1.71 V  VDD  2.7 V, IOH = -3mA
         in Output high voltage -- low drive strength
             2.7 V  VDD  3.6 V, IOH = -2mA
               1.71 V  VDD  2.7 V, IOH = -0.6mA
lim IOHT                                                          VDD 0.5  --        V

                                                                  VDD 0.5  --        V

         Output high current total for all ports                  --         100       mA
         e 1.71 V  VDD  2.7 V, IOL = 3mA
VOL      Output low voltage -- high drive strength
         r Output low voltage -- low drive strength
             2.7 V  VDD  3.6 V, IOL = 2mA
         P 1.71 V  VDD  2.7 V, IOL = 0.6mA
          2.7 V  VDD  3.6 V, IOL = 10mA                          --         0.5       V

                                                                  --         0.5       V

                                                                  --         0.5       V

                                                                  --         0.5       V

  IOLT   Output low current total for all ports                   --         100       mA
         Input leakage current (per pin)
    IIN  Hi-Z (off-state) leakage current (per pin)               --         1         A
         Internal weak pullup and pulldown resistors
   IOZ                                                            --         1         A

RPU and                                                           30         50        k     1
  RPD

1. Measured at VIL max and VDD min

                    K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                        Preliminary                                    13
General

5.1.4 Power mode transition operating behaviors

In the table below, all specifications except tPOR, assume the following clock
configuration:

   CPU and system clocks = 100MHz
   Bus and FlexBus clocks = 50 MHz
   Flash clock = 25 MHz

            Table 4. Power mode transition operating behaviors
            y reaches 1.8V to execution of the first instruction
    Symbol  Description                                           Min.  Max.     Unit  Notes
      tPOR  r RUN  VLLS1  RUN                                                             1
            After a POR event, amount of time from the point VDD  --    300      s

            a VLLS1  RUN
            across the operating temperature range of the chip.

            RUN  VLLS2  RUN RUN  VLLS1                           --    4.1      s

            in RUN  VLLS2                                       --    123.8    s

                VLLS2  RUN                                      --    4.1      s
            RUN  VLLS3  RUN
                                                                  --    49.3     s
            lim RUNVLLS3
                                                                  --    4.1      s
                VLLS3  RUN
            RUN  LLS  RUN                                         --    49.2     s
                RUN  LLS

            e LLS  RUN
            r RUN  STOP  RUN                                      --    4.1      s
            P RUN  STOP
                                                                  --    5.9      s

                                                                  --    4.1      s

             STOP  RUN                                           --    4.2      s

            RUN  VLPS  RUN                                        --    4.1      s
                RUN  VLPS
                VLPS  RUN                                       --    5.8      s

1. Normal boot (FTFL_OPT[LPBOOT]=1)

                         K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

14                                   Preliminary                               Freescale Semiconductor, Inc.
                                                                                     General

5.1.5 Power consumption operating behaviors

                           Table 5. Power consumption operating behaviors

Symbol Description                                           Min.  Typ.  Max.  Unit  Notes
                                                                                        1
IDD_RUN Run mode current -- all peripheral clocks disa-
              bled, code executing from flash                                           2

            @ 1.8V                                          --    40    TBD   mA       3
            @ 3.0V
                                                             --    42    TBD   mA       4
                                                                                        5
IDD_RUN   Run mode current -- all peripheral clocks ena-                               6
                                                                                        7
IDD_RUN_M  bled, code executing from flash
           y Run mode current -- all peripheral clocks ena-
      AX    @ 1.8V                                          --    55    TBD   mA

IDD_WAIT  r flash @ 3.0V                                   --    56    TBD   mA
IDD_STOP
IDD_VLPR  a @ 3.0V
IDD_VLPR  bled and peripherals active, code executing from
IDD_VLPW
IDD_VLPS   @ 1.8V                                          --    85    TBD   mA
  IDD_LLS  in clocks disabled
IDD_VLLS3                                                    --    85    TBD   mA

IDD_VLLS2  Wait mode current at 3.0 V -- all peripheral      --    15    TBD   mA

           Stop mode current at 3.0 V                        --    1.4   TBD   mA
           lim Very-low-power run mode current at 3.0 V -- all
           Very-low-power run mode current at 3.0 V -- all   --    1.25  TBD   mA

           peripheral clocks disabled

                                                             --    TBD   TBD   mA

           peripheral clocks enabled
           e Low leakage stop mode current at 3.0 V
           Very-low-power wait mode current at 3.0 V         --    1.05  TBD   mA
           r Very low-leakage stop mode 3 current at 3.0 V
           Very-low-power stop mode current at 3.0 V         --    30    TBD   A

           P 128KB RAM devices                             --    12    TBD   A

                                                             --    8     TBD   A

           Very low-leakage stop mode 2 current at 3.0 V     --    4     TBD   A

IDD_VLLS1 Very low-leakage stop mode 1 current at 3.0 V      --    2     TBD   A

IDD_VBAT Average current when CPU is not accessing           --    550   TBD   nA
               RTC registers at 3.0 V

1. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock . MCG configured for FEI mode.
     All peripheral clocks disabled.

2. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock. MCG configured for FEI mode. All
     peripheral clocks enabled, but peripherals are not in active operation.

3. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock. MCG configured for FEI mode. All
     peripheral clocks enabled, and peripherals are in active operation.

4. 25MHz core and system clock, 25MHz bus clock, and 12.5MHz FlexBus and flash clock. MCG configured for FEI mode.
5. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for fast IRCLK mode. All peripheral

     clocks disabled. Code executing from flash.
6. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for fast IRCLK mode. All peripheral

     clocks enabled but peripherals are not in active operation. Code executing from flash.

                     K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                         Preliminary                           15
General

7. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for fast IRCLK mode. All peripheral
     clocks disabled.

5.1.5.1 Diagram: Typical IDD_RUN operating behavior

The following data was measured under these conditions:

    MCG in FEI mode (39.0625 kHz IRC), except for 1 MHz core (FBE)

    All peripheral clocks disabled except FTFL

    LVD disabled

    No GPIOs toggled                            inary
    Code execution from flash

                    Prelim

Figure 1. Run mode supply current vs. core frequency -- all peripheral clocks disabled

The following data was measured under these conditions:

   MCG in FEI mode (39.0625 kHz IRC), except for 1 MHz core (FBE)
   All peripheral clocks enabled but peripherals are not in active operation
   LVD disabled
   No GPIOs toggled
   Code execution from flash

                    K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

16                               Preliminary             Freescale Semiconductor, Inc.
                                                                               General

                                                       inary
lim Figure 2. Run mode supply current vs. core frequency -- all peripheral clocks enabled
e 5.1.6 EMC radiated emissions operating behaviors
   r Table 6. EMC radiated emissions operating behaviors
P Symbol Description                                   Frequency   Typ.  Unit  Notes

                                                       band (MHz)

VRE1  Radiated emissions voltage, band 1               0.1550     TBD   dBV   1, 2

VRE2  Radiated emissions voltage, band 2               50150      TBD

VRE3  Radiated emissions voltage, band 3               150500     TBD

VRE4  Radiated emissions voltage, band 4               5001000    TBD

VRE_IEC_SAE IEC and SAE level                          0.151000   TBD   --    2, 3

1. Determined according to IEC Standard 61967-1, Integrated Circuits - Measurement of Electromagnetic Emissions, 150
     kHz to 1 GHz Part 1: General Conditions and Definitions, IEC Standard 61967-2, Integrated Circuits - Measurement of
     Electromagnetic Emissions, 150 kHz to 1 GHz Part 2: Measurement of Radiated Emissions--TEM Cell and Wideband
     TEM Cell Method, and SAE Standard J1752-3, Measurement of Radiated Emissions from Integrated Circuits--TEM/
     Wideband TEM (GTEM) Cell Method.

2. VDD = 3 V, TA = 25 C, fOSC = 16 MHz (crystal), fBUS = 20 MHz
3. Specified according to Annex D of IEC Standard 61967-2, Measurement of Radiated Emissions--TEM Cell and Wideband

     TEM Cell Method, and Appendix D of SAE Standard J1752-3, Measurement of Radiated Emissions from Integrated
     Circuits--TEM/Wideband TEM (GTEM) Cell Method.

      K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.             Preliminary                                 17
General

5.1.7 Designing with radiated emissions in mind
1. To find application notes that provide guidance on designing your system to
     minimize interference from radiated emissions, go to www.freescale.com and
     perform a keyword search for "EMC design."

5.1.8 Capacitance attributes
    Symbol

    y CIN_A
    r CIN_D
                          Table 7. Capacitance attributes

             Description                                             Min.         Max.  Unit
             Input capacitance: analog pins                           --            7   pF
ina 5.2 Switching electrical specifications                                         7   pF
             Input capacitance: digital pins                         --
                                                                                        Notes
             Description

             lim System and core clock
                          Table 8. Device clock specifications

    Symbol                                    Normal run mode  Min.      Max.     Unit
                                                                --       100
       fSYS  FlexBus clock                                                        MHz
      fBUS                                                                        MHz
    FB_CLK   e Flash clock                                                        MHz
     fFLASH  Pr System and core clockBus clock                 --          50     MHz

       fSYS                                                    --          50     MHz

                                                               --          25

                                              VLPR mode

                                                               --          2

    fBUS     Bus clock                                         --          2      MHz

    FB_CLK FlexBus clock                                       --          2      MHz

    fFLASH Flash clock                                         --          1      MHz

5.3 Thermal specifications

                          K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

18                                            Preliminary                      Freescale Semiconductor, Inc.
5.3.1                                                                                         Peripheral operating requirements and behaviors

            Thermal operating requirements

                                 Table 9. Thermal operating requirements

    Symbol  Description                                                     Min.       Max.     Unit
       TJ   Die junction temperature
       TA   Ambient temperature                                             40        125      C

                                                                            40        105      C

5.3.2 Thermal attributes                                               y TBD

  Board     Symbol  Description                                        r TBD
   type     RJA                                                             81 80 LQFP Unit  Notes
            RJA     Thermal resistance, junction to ambient (natural   MAPBGA                1
Single-     RJMA    convection)                                                              1
layer (1s)  RJMA    Thermal resistance, junction to ambient (natural              TBD  C/W  1
                    convection)                                        a TBD                 1
Four-layer          Thermal resistance, junction to ambient (200 ft./             TBD  C/W
(2s2p)              min. air speed)                                    inTBD
                    Thermal resistance, junction to ambient (200 ft./             TBD  C/W
Single-             min. air speed)
layer (1s)                                                                        TBD  C/W

Four-layer          lim package top outside center (natural convection)
(2s2p)

--          RJB     Thermal resistance, junction to board              TBD        TBD  C/W  2
                                                                                             3
--          RJC     Thermal resistance, junction to case               TBD        TBD  C/W  4

--          JT      Thermal characterization parameter, junction to TBD           TBD  C/W

e 6 Peripheral operating requirements and behaviors
Pr 6.1 Core modules

1. Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental
     Conditions--Natural Convection (Still Air), or EIA/JEDEC Standard JESD51-6, Integrated Circuit Thermal Test Method
     Environmental Conditions--Forced Convection (Moving Air).

2. Determined according to JEDEC Standard JESD51-8, Integrated Circuit Thermal Test Method Environmental Conditions
     --Junction-to-Board.

3. Determined according to Method 1012.1 of MIL-STD 883, Test Method Standard, Microcircuits, with the cold plate
     temperature used for the case temperature. The value includes the thermal resistance of the interface material between
     the top of the package and the cold plate.

4. Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental
     Conditions--Natural Convection (Still Air).

                    K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

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Peripheral operating requirements and behaviors

6.1.1 Debug trace timing specifications

                                Table 10. Debug trace operating behaviors

    Symbol Description                                            Min.                              Max.  Unit

    Tcyc    Clock period                                          Frequency dependent                     MHz

    Twl     Low pulse width                                           2                             --    ns

    Twh     High pulse width                                          2                             --    ns

    Tr      Clock and data rise time                              --                                3     ns

    Tf      Clock and data fall time                              --                                3     ns

    Ts      Data setup                                inary 2         3                             --    ns

    Th      Data hold                                                                               --    ns

                                         lim Ts
                              Figure 3. TRACE_CLKOUT specifications

    TRACE_CLKOUT               Pre Figure 4. Trace data specificationsThTs                      Th
    TRACE_D[3:0]

6.1.2 JTAG electricals

                                      Table 11. JTAG electricals

    Symbol  Description                                           Min.                              Max.  Unit
       J1   Operating voltage                                     2.7                               3.6     V

       J2   TCLK frequency of operation                                                              25   MHz
                                                                                                     50
             JTAG and CJTAG                                          0                              --    ns

             Serial Wire Debug                                       0

            TCLK cycle period                                                             1/J1
                                      Table continues on the next page...

                          K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

20                                       Preliminary                                                Freescale Semiconductor, Inc.
                                                                                 Peripheral operating requirements and behaviors

                               Table 11. JTAG electricals (continued)

Symbol  Description                                                 Min.   Max.  Unit
   J3   TCLK clock pulse width
                                                                                 ns
             JTAG and CJTAG
             Serial Wire Debug                                     20     --

                                                                    10     --

J4      TCLK rise and fall times                                    --     3     ns

J5      Boundary scan input data setup time to TCLK rise            20     --    ns

J6      Boundary scan input data hold time after TCLK rise            0    --    ns

J7      TCLK low to boundary scan output data valid                 --y 1  30    ns
                                                                                 ns
J8      TCLK low to boundary scan output high-Z                     --r--  30    ns
                                                                                 ns
J9      TMS, TDI input data setup time to TCLK rise                 16     --    ns
                                                                                 ns
J10     TMS, TDI input data hold time after TCLK rise               a100   --    ns
                                                                                 ns
J11     TCLK low to TDO data valid                                         4

J12     TCLK low to TDO high-Z                                  in8   --   4

J13     TRST assert time                                                   --

J14     TRST setup time (negation) to TCLK high                            --

                                    lim J4                  J2

                                                 J3             J3

     TCLK (input)

                               PreFigure 5. Test clock input timingJ4

                   K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.       Preliminary                                        21
Peripheral operating requirements and behaviors

    TCLK                                                      J5                            J6
    Data inputs
    Data outputs                                              Input data valid
    Data outputs
    Data outputs                                      J7

         TCLK                                                 Output data valid
         TDI/TMS
         TDO                                                     J8
         TDO
                      ry J7
                                                                                        Output data valid

                  ina Figure 6. Boundary scan (JTAG) timing
                                                 limJ9
                    e J11                                         J10
                  Pr Output data valid
                                                              Input data valid

                                                 J12

    TDO                                          J11
                                                                         Output data valid

                  Figure 7. Test Access Port timing

                  K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

22                                               Preliminary                                Freescale Semiconductor, Inc.
                                                                                   Peripheral operating requirements and behaviors

TCLK                                                             J14
TRST                           J13

                                       Figure 8. TRST timing

ary 6.3 Clock modules
6.2 System modules

There are no specifications necessary for the device's system modules.

in 6.3.1 MCG Specifications
lim fints_ft
                               Table 12. MCG specifications

Symbol Description                                                     Min.         Typ.     Max.   Unit   Notes
                                                                        --         32.768     --    kHz
         Internal reference frequency (slow clock) -- facto-
         ry trimmed at nominal VDD and 25C                           31.25           --   39.0625  kHz
e tirefsts Internal reference (slow clock) startup time
r fdco_res_t Resolution of trimmed DCO output frequency atfints_t       --          TBD        4     s
               fixed voltage and temperature -- using SCTRIM            --          0.1    0.3  %fdco
P and SCFTRIM
         Internal reference frequency (slow clock) -- user
         trimmed

fdco_res_t Resolution of trimmed DCO output frequency at              --            0.2    0.5    %fdco

         fixed voltage and temperature -- using SCTRIM

         only

fdco_t Total deviation of trimmed DCO output frequency                --           + 0.5    3.5    %fdco
                                                                                   - 1.0
         over voltage and temperature

fdco_t Total deviation of trimmed DCO output frequency                --            0.5    TBD    %fdco

         over fixed voltage and temperature range of 0

         70C

fintf_ft Internal reference frequency (fast clock) -- factory 3.875                4       4.125    MHz

         trimmed at nominal VDD and 25C

fintf_t Internal reference frequency (fast clock) -- user             3            --      5        MHz

         trimmed

                                       Table continues on the next page...

                    K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                                         Preliminary                                 23
Peripheral operating requirements and behaviors

                                 Table 12. MCG specifications (continued)

Symbol Description                                               Min.      Typ.   Max.          Unit  Notes

    tirefstf Internal reference startup time (fast clock)        --        TBD    TBD           s     1, 2

    floc_low Loss of external clock minimum frequency --         (3/5) x   --     --            kHz      3
                 RANGE = 00
                                                                 fints_t                                 4
                                                                                                         5
    floc_high Loss of external clock minimum frequency --        (16/5) x  --     --            kHz    6, 7
                  RANGE = 01, 10, or 11                                                               6,7
                                                                 fints_t                                 8

                                                            FLL

    fdco_t DCO output fre-      Low range (DRS=00)               20        20.97   25           MHz
                                            y 1280 fints_t               41.94   50           MHz
          quency range --                   640 fints_t                  62.91   75           MHz
          user trimmed                                                     83.89  100           MHz
                                   r 192)0 fints_t                       23.99   --           MHz
          and DMX32=0           Mid range (DRS=01)               40        47.97   --           MHz
                                                                           71.99   --           MHz
                                a High range (DRS=11)                      95.98   --           MHz
                                Mid-high range (DRS=10           60        TBD    TBD            ps
                                                                           TBD    TBD            ps
in fdco_t_DMX3 DCO output fre-                                   80

                                            2560 fints_t

                                Low range (DRS=00)               --

    2     quency range --                   732 fints_t
                                lim Mid-high range (DRS=10)
          reference =

          32,768Hz and          Mid range (DRS=01)               --

          DMX32=1                           1464 fints_t

    e Jcyc_fll FLL period jitter                                 --

                                            2197 fints_t

    r Jacc_fll FLL accumulated jitter of DCO output over a 1s
                                High range (DRS=11)              --

                                            2929 fints_t

          P time window                                          --

                                                                 --

tfll_acquire FLL target frequency acquisition time               --        --                1  ms

                                                            PLL

    fvco  VCO operating frequency                                48.0      --     100           MHz

    fpll_ref PLL reference frequency range                       2.0       --     4.0           MHz

    Jcyc_pll PLL period jitter                                   --        400    --            ps

    Jacc_pll PLL accumulated jitter over 1s window              --        TBD    --            ps

    Dlock Lock entry frequency tolerance                         1.49    --      2.98        %

    Dunl Lock exit frequency tolerance                            4.47    --      5.97        %

    tpll_lock Lock detector detection time                       --        --     0.15 +        ms

                                                                                  1075(1/

                                                                                  fpll_ref)

1. The resulting system clock frequencies should not exceed their maximum specified values.

                                K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

24                                                          Preliminary                      Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

2. This specification includes the 2% precision of the internal reference frequency (slow clock).
3. The resulting clock frequency must not exceed the maximum specified clock frequency of the device.
4. This specification was obtained at TBD frequency.
5. This specification applies to any time the FLL reference source or reference divider is changed, trim value is changed,

     DMX32 bit is changed, DRS bits are changed, or changing from FLL disabled (BLPE, BLPI) to FLL enabled (FEI, FEE,
     FBE, FBI). If a crystal/resonator is being used as the reference, this specification assumes it is already running.
6. This specification was obtained using a Freescale developed PCB. PLL jitter is dependent on the noise characteristics of
     each PCB and results will vary.
7. This specification was obtained at internal frequency of TBD.
8. This specification applies to any time the PLL VCO divider or reference divider is changed, or changing from PLL disabled
     (BLPE, BLPI) to PLL enabled (PBE, PEE). If a crystal/resonator is being used as the reference, this specification assumes
     it is already running.

6.3.2 Oscillator Electrical Characteristics

y This section provides the electrical characteristics of the module.
r 6.3.2.1 Oscillator DC Electrical Specifications
a Table 13. Oscillator DC electrical specifications, (VSSOSC= 0 VDC) (TA = TL to TH)
in Symbol Description
                                  Min.         Typ.                        Max.  Unit  Notes

VDD33OSC  3.3 V supply voltage    1.71                                 --  3.6    V
IDDOSC   Supply current -- low-power mode
                                  --           500                         --    nA    1
IDDOSC         32 kHz                                                    --    A     1
                                  --           100                         --    A
          lim 1MHz                                                       --    A
                                  --           200                         --    A
                4 MHz                                                     --    mA
               8 MHz             --           300                         --    mA

          e 16 MHz              --           700

               24 MHz            --           1.2

          r 32 MHz              --           1.5
          P Supply current -- high gain mode
          32 kHz                --           25                          --    A

          1 MHz                 --           200                         --    A

          4 MHz                 --           400                         --    A

          8 MHz                 --           800                         --    A

          16 MHz                --           1.5                         --    mA

          24 MHz                --                                   3   --    mA

          32 MHz                --                                   4   --    mA

Cx        EXTAL load capacitance  --                                   --  --          2, 3

Cy        XTAL load capacitance   --                                   --  --          2,3

                                  Table continues on the next page...

                    K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.     Preliminary                                                 25
Peripheral operating requirements and behaviors

       Table 13. Oscillator DC electrical specifications, (VSSOSC= 0 VDC) (TA = TL to TH)
                      (continued)

Symbol  Description                                          Min.      Typ.      Max.                Unit  Notes
   RF                                                                                                      2,3
   RS   Feedback resistor -- low-frequency, low-power        --        --        --                  M

  Vpp   mode

        Feedback resistor -- low-frequency, high-gain        --        10        --                  M

        mode

        Feedback resistor -- high-frequency, low-power       --        --        --                  M

        mode (1 8 MHz, 8 32 MHz)

        Feedback resistor -- high-frequency, high-gain       --        1         --                  M
        y Series resistor -- low-frequency, high-gain mode
        mode (1 8 MHz, 8 32 MHz)

        r Series resistor -- high-frequency, low-power
        Series resistor -- low-frequency, low-power          --        --        --                  k
        mode

        a Series resistor -- high-frequency, high-gain       --        200       --                  k

        mode                                                 --        --        --                  k

        mode
         1 MHz resonator
                                                             --        6.6       --                  k
        in 2 MHz resonator
                                                             --        3.3       --                  k
         4 MHz resonator
         8 MHz resonator                                    --        0         --                  k
         16 MHz resonator
                                                             --        0         --                  k
        lim 20 MHz resonator
                                                             --        0         --                  k
         32 MHz resonator
        e mode) -- low-frequency, low-power mode             --        0         --                  k

        r Peak-to-peak amplitude of oscillation (oscillator  --        0         --                  k

        Peak-to-peak amplitude of oscillation (oscillator    --        0.6       --                  V

        P mode) -- high-frequency, low-power mode            0.75     VDD33OSC  --                  V

        mode) -- low-frequency, high-gain mode               VDD33OSC

        Peak-to-peak amplitude of oscillation (oscillator    --        0.6       --                  V

        Peak-to-peak amplitude of oscillation (oscillator    0.75     VDD33OSC  --                  V

        mode) -- high-frequency, high-gain mode              VDD33OSC

1. VDD33OSC=3.3 V, Temperature =27 C, Cx/Cy=20 pF
2. See crystal or resonator manufacturer's recommendation
3. RF and Cx,Cy are integrated in low-frequency, low-power mode and must not be attached externally

                     K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

26                                                 Preliminary                   Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

6.3.2.2 Oscillator frequency specifications

Table 14. Oscillator frequency specifications, (VDD33OSC = VDD33OSC (min) to
               VDD33OSC (max), TA = TL to TH)

Symbol Description                                           Min.        Typ.  Max.     Unit  Notes

fosc_lo Oscillator crystal or resonator frequency -- low     32          --        40   kHz

       frequency mode

fosc_hi_1 Oscillator crystal or resonator frequency -- high  1           --         8   MHz

       frequency mode (low range)

fosc_hi_2 Oscillator crystal or resonator frequency -- high  8           --        32   MHz
                                                                         ry 800
       frequency mode (high range)

tdc_extal Input clock duty cycle (external clock mode)       40          50        60   %

tcst   Crystal start-up time -- 32 kHz low-frequency,        --          TBD        --  ms    1, 2, 3
                                                                         a4
       low-power mode

       Crystal start-up time -- 32 kHz low-frequency,        --                     --  ms

       high-gain mode                                                    in3

       Crystal start-up time -- 8 MHz high-frequency,        --                     --  ms

       low-power mode

       Crystal start-up time -- 8 MHz high-frequency,        --                     --  ms

       high-gain mode

1. This parameter is characterized before qualification rather than 100% tested.
2. Proper PC board layout procedures must be followed to achieve specifications.
3. Crystal start up time is defined as the time between the oscillator being enabled and the OSCINIT bit in the MCG_S

     register being set.

lim 6.3.3 32kHz Oscillator Electrical Characteristics
e This section describes the module electrical characteristics.
Pr 6.3.3.1 32kHz Oscillator DC Electrical Specifications
Table 15. 32kHz Oscillator Module DC Electrical Specifications (VSSOSC= 0 VDC)
               (TA = TL to TH)

Symbol Description                                                 Min.        Typ.     Max.                           Unit

VBAT   Supply voltage                                              1.71        --       3.6                            V

RF     Internal feedback resistor                                  --          100      --                             M

Cpara Parasitical capacitance of EXTAL32 and XTAL32                --          2.5      --                             pF

Cload  Internal load capacitance (programmable)                    --          15       --                             pF

Vpp    Peak-to-peak amplitude of oscillation                       --          0.6      --                             V

                       K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

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Peripheral operating requirements and behaviors

6.3.3.2 32kHz Oscillator Frequency Specifications

    Table 16. 32kHz oscillator frequency specifications (VDD33OSC = VDD33OSC (min)
                   to VDD33OSC (max), TA = TL to TH)

Symbol     Description                                         Min.  Typ.             Max.  Unit  Notes
fosc_lo   Oscillator crystal                                   --    32               --
  tstart   Crystal start-up time                                --   1000              --   kHz

                                                                                            ms    1, 2

1. This parameter is characterized before qualification rather than 100% tested.

2. Proper PC board layout procedures must be followed to achieve specifications.

y 6.4 Memories and memory interfaces
ar 6.4.1 Flash (FTFL) Electrical Characteristics
in This section describes the electrical characteristics of the FTFL module.
6.4.1.1 Flash Timing Parameters -- Program and Erase
The following characteristics represent the amount of time the internal charge pumps are

lim active and do not include command overhead.
Symbol

e thvpgm4
r thversscr
P thversblk
           Table 17. NVM program/erase timing characteristics

           Description                                         Min.  Typ.             Max.  Unit  Notes
           Longword Program high-voltage time
           Sector Erase high-voltage time                      --                 20  TBD   s        1
           Erase Block high-voltage time                                                             1
                                                               --                 20  100   ms

                                                               --    160              800   ms

1. Maximum time based on expectations at cycling end-of-life.

6.4.1.2 Flash Timing Parameters -- Commands

           Table 18. Flash command timing characteristics

Symbol     Description                                         Min.  Typ.             Max.  Unit  Notes
trd1blk   Read 1s Block execution time                         --    --              1.4   ms
trd1sec2k                                                       --    --               40   s
           Read 1s Section execution time (2 KB flash sec-
tpgmchk    tor)                                                 --    --               35   s

           Program Check execution time

                                  Table continues on the next page...

           K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

28                                             Preliminary                            Freescale Semiconductor, Inc.
                                                                             Peripheral operating requirements and behaviors

      Table 18. Flash command timing characteristics (continued)

Symbol Description                                         Min.    Typ.   Max.       Unit    Notes

trdrsrc Read Resource execution time                       --      --     35         s             1

tpgm4 Program Longword execution time                      --      50     TBD        s

tersblk Erase Flash Block execution time                   --      160    800        ms            2

tersscr Erase Flash Sector execution time                  --      20     100        ms            2

tpgmsec2k Program Section execution time (2 KB flash sec-  --      TBD    TBD        ms

tor)

trd1all
trdonce
tpgmonce

y tersall
r tvfykey
Read 1s All Blocks execution time                          --      --     2.8        ms
Read Once execution time
Program Once execution time                                --      --     35         s             1
Erase All Blocks execution time
Verify Backdoor Access Key execution time                  --      50     TBD        s

a 1. Assumes 25MHz flash clock frequency.                  --      320    1600       ms            2

2. Maximum times for erase parameters based on expectations at cycling end-of-life.----35s         1

in 6.4.1.3 Flash (FTFL) Current and Power Parameters
Symbol

lim IDD_PGM
      Table 19. Flash (FTFL) current and power parameters

      Description                                                         Typ.               Unit
      Worst case programming current in program flash
e 6.4.1.4 Reliability Characteristics                                     10                 mA

Pr Symbol Description
                               Table 20. NVM reliability characteristics

                                                           Min.    Typ.1  Max.       Unit    Notes

                                                    Program Flash

tnvmretp10k Data retention after up to 10 K cycles         5       TBD    --         years         2

tnvmretp1k Data retention after up to 1 K cycles           10      TBD    --         years         2

tnvmretp100 Data retention after up to 100 cycles          15      TBD    --         years         2

nnvmcycp Cycling endurance                                 10 K    TBD    --         cycles        3

1. Typical data retention values are based on intrinsic capability of the technology measured at high temperature derated to
     25C. For additional information on how Freescale defines typical data retention, please refer to Engineering Bulletin
     EB618.

2. Data retention is based on Tjavg = 55C (temperature profile over the lifetime of the application).
3. Cycling endurance represents number of program/erase cycles at -40C  Tj  125C

                    K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                       Preliminary                                       29
Peripheral operating requirements and behaviors

6.4.2 EzPort Switching Specifications

                                  Table 21. EzPort switching specifications

    Num   Description                                              Min.         Max.    Unit

          Operating voltage                                        2.7          3.6     V

    EP1   EZP_CK frequency of operation (all commands except       --           fSYS/2  MHz

          READ)

    EP1a  EZP_CK frequency of operation (READ command)             --           fSYS/8  MHz

    EP2   EZP_CS negation to next EZP_CS assertion                 2 x tEZP_CK  --      ns

    EP3   EZP_CS input valid to EZP_CK high (setup)                5            --      ns
                                                                    y 5                 ns
    EP4   EZP_CK high to EZP_CS input invalid (hold)               5            --      ns
                                                                   r--                  ns
    EP5   EZP_D input valid to EZP_CK high (setup)                 2            --      ns
                                                                                        ns
    EP6   EZP_CK high to EZP_D input invalid (hold)                ina--        --      ns

    EP7   EZP_CK low to EZP_Q output valid (setup)                              12

    EP8   EZP_CK low to EZP_Q output invalid (hold)                 0           --

    EP9   EZP_CS negation to EZP_Q tri-state                                    12

    EZP_CK                   EP3       EP4          limEP9    EP2
    EZP_CS
    EZP_Q (output)           PreEP5    EP7    EP8
    EZP_D (input)
                                  EP6

                                        Figure 9. EzPort Timing Diagram

6.4.3 Flexbus Switching Specifications
All processor bus timings are synchronous; input setup/hold and output delay are given in
respect to the rising edge of a reference clock, FB_CLK. The FB_CLK frequency may be
the same as the internal system bus frequency or an integer divider of that frequency.

                       K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

30                                            Preliminary                       Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

The following timing numbers indicate when data is latched or driven onto the external
bus, relative to the Flexbus output clock (FB_CLK). All other timing relationships can be
derived from these values.

                               Table 22. Flexbus switching specifications

Num Description                                                         Min.  Max.  Unit  Notes

     Operating voltage                                                  2.7   3.6   V

     Frequency of operation                                             --    50    Mhz

FB1  Clock period                                                       20    --    ns

y FB5FB2
     Address, data, and control output valid                            TBD   11.5  ns    1

r 1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], and FB_TS.FB3

2. Specification is valid for all FB_AD[31:0] and FB_TA.
     Address, data, and control output hold                             0     --    ns    1

FB4  Data and FB_TA input setup                                         8.5   --    ns    2

        a FB1Data and FB_TA input hold                                  0.5   --    ns    2
     in FB_CLK
                                                          FB5           FB3
                               FB2
     FB_A[Y]                                 Address
     FB_D[X]                   lim Address   FB4
     FB_RW
     FB_TS                                                  Data
                               Pre AA=1
     FB_CSn                                                       AA=0

     FB_OEn

     FB_BE/BWEn                  FB4                              FB5
     FB_TA
                                                    AA=1
                                                    AA=0

     FB_TSIZ[1:0]                             TSIZ

                               Figure 10. FlexBus read timing diagram

                   K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                 Preliminary                                        31
Peripheral operating requirements and behaviors

                      FB1

     FB_CLK

                                                                                                                   FB3

     FB_A[Y]                                     Address

                 FB2

     FB_D[X]          Address                             Data

     FB_RW                                                                                                              inary

     FB_TS                                                      AA=1
     FB_CSn                                                     AA=0
     FB_OEn
     FB_BE/BWEn

     FB_TA                     FB4                              FB5

     lim FB_TSIZ[1:0]                                     AA=1
                                                          AA=0

                                                 TSIZ
     Pre Security and integrity modules
                 Figure 11. FlexBus write timing diagram

6.5

There are no specifications necessary for the device's security and integrity modules.

6.6 Analog

6.6.1 ADC electrical specifications
The 16-bit accuracy specifications listed in Table 23 and Table 24 are achievable on the
differential pins (ADCx_DP0, ADCx_DM0, ADC, ADCx_DP1, ADCx_DM1,
ADCx_DP3, and ADCx_DP3). The ADCx_DP2 and ADCx_DM2 ADC inputs are used

                 K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

32                                               Preliminary                                                            Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

as the PGA inputs and are not direct device pins. Accuracy specifications for these pins
are defined in Table 25 and Table 26. All other ADC channels meet the 13-bit
differential/12-bit single-ended accuracy specifications.

6.6.1.1 16-bit ADC operating conditions

                               Table 23. 16-bit ADC operating conditions

Symbol  Description            Conditions          Min.         Typ.1  Max.       Unit  Notes
VDDA   Supply voltage
VDDA    Supply voltage         Absolute            1.71         --     3.6        V
VSSA                                               -100          y 0
VREFH  Ground voltage         Delta to VDD (VDD-  -100         0      +100       mV    2
VREFL                         VDDA)               1.13         r VDDA                  2
VADIN  ADC reference                              VSSA                +100       mV
CADIN  voltage high           Delta to VSS (VSS-  VREFL        a VSSA
        Reference volt-        VSSA)
RADIN  age low
        Input voltage                                                  VDDA       V
        Input capaci-
        tance                                                   in--   VSSA       V

        Input resistance                                               VREFH      V

                               16 bit modes      lim----       8     10         pF
                                                                       5          k
                               8/10/12 bit       --            4
                                  modes                                5

                                                                 2

                               PreTable continues on the next page...

                          K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                      Preliminary                                 33
Peripheral operating requirements and behaviors

                       Table 23. 16-bit ADC operating conditions (continued)

Symbol Description          Conditions            Min.         Typ.1  Max.          Unit         Notes
  RAS Analog source         16 bit modes
              resistance                           --           --    0.5           k     External to MCU
                                 fADCK > 8MHz     --           --      1           k
                                 fADCK = 48MHz   --           --      2           k         Assumes
                                 fADCK < 4MHz                                               ADLSMP=0

                            13/12 bit modes

                            fADCK > 16MHz       --           --     0.5           k
                                                                 y --
                            fADCK > 8MHz        --           --     1             k
                                                                 r --
                            fADCK = 48MHz      --           --     2             k

                            fADCK < 4MHz        --                  5             k
                                                                 a --
                            11/10 bit modes

                            fADCK > 8MHz        --             in-- 2             k

                            fADCK = 48MHz      --                  5             k

                            fADCK < 4MHz        --                  10            k

                            lim ADLPC=0, ADHSC=19/8 bit modes--  --     5            k
                                 fADCK > 8MHz                         10            k
                                                  --             --
                            fADCK < 8MHz                            TBD           MHz
                                                                      TBD           MHz
    fADCK  ADC conversion
           clock frequency                                            8.0           MHz
                            16 bit modes        1.0            --   12.0          MHz
                            e 16 bit modes
                            13 bit modes        1.0            --
                            r 13 bit modes
                            ADLPC=0, ADHSC=0

                            PADLPC=1, ADHSC=1     1.0            --

                                                  1.0            --

                            16 bit modes        1.0            --   5.0           MHz

                            13 bit modes        1.0            --   8.0           MHz

                            ADLPC=1, ADHSC=0

                            16 bit modes        1.0            --   2.5           MHz

                            13 bit modes        1.0            --   5.0           MHz

1. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 1.0 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. DC potential difference.

                            K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

34                                                Preliminary               Freescale Semiconductor, Inc.
                                                                         Peripheral operating requirements and behaviors

                                 ZAS                      SIMPLIFIED     ZADIN                        ADC SAR
             RAS                                   INPUT PIN EQUIVALENT                SIMPLIFIED      ENGINE

                                                            CIRCUIT                CHANNEL SELECT
                                                                                         CIRCUIT
                                                    Pad
                                                    leakage                        RADIN
                                                    due to
                                                    input
                                                    protection

                                            VADIN

        VAS                    CAS

                                                   y INPUT PIN                  RADIN
                                                   r INPUT PIN                  RADIN
                                                   a INPUT PIN                  RADIN

                                                                                                             CADIN
                         in Figure 12. ADC input impedance equivalency diagram
             lim Table 24. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA)
6.6.1.2 16-bit ADC electrical characteristics

Symbol Description             e ADLPC=1, ADHSC=1Conditions1Min.       Typ.2  Max.               Unit                Notes
                               r ADLPC=0, ADHSC=0
IDDA Supply current             ADLPC=1, ADHSC=0         --             215    --                 A                ADLSMP=
                                                                                                                          0
                               P ADLPC=0, ADHSC=1        --             340    --                 A
                                                                                                                     ADCO=1
                                                          --             470    --                 A

                                                          --             610    --                 A

             Supply current    Stop, reset, module off  --             0.01   0.8                A

             ADC asynchro-      ADLPC=1, ADHSC=0         TBD            2.4    TBD                MHz              tADACK = 1/

             nous clock         ADLPC=1, ADHSC=1         TBD            4.0    TBD                MHz              fADACK
             source
fADACK
                               ADLPC=0, ADHSC=0         TBD            5.2    TBD                MHz

                               ADLPC=0, ADHSC=1         TBD            6.2    TBD                MHz

             Sample Time       See Reference Manual chapter for sample times

             Conversion Time See Reference Manual chapter for conversion times

                                      Table continues on the next page...

                             K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                      Preliminary                                                              35
Peripheral operating requirements and behaviors

    Table 24. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol Description          Conditions1            Min.         Typ.2       Max.    Unit  Notes

    TUE  Total unadjusted    16 bit differential  --           14.0       TBD    LSB3 Max hard-
         error               16 bit single-ended
                            13 bit differential  --           13.0       TBD          ware aver-
                            12 bit single-ended                                            aging
                            11 bit differential
                                                   --           1.5        TBD          (AVGE =

                                                   --           TBD        TBD          %1, AVGS
                                                                                            = %11)

                                                   --           0.8        TBD

                            10 bit single-ended  --           TBD        TBD

    DNL  Differential non-   9 bit differential   --           0.5        1.0    LSB3  Max hard-
         linearity          8 bit single-ended   --           0.5        1.0          ware aver-

                            16 bit differential  --           2.5        TBD             aging
                            16 bit single-ended  --                       TBD           (AVGE =
                            13 bit differential  --           y 2.5      TBD          %1, AVGS
                            12 bit single-ended  --           r 0.7      TBD            = %11)
                            11 bit differential  --                       TBD
                            10 bit single-ended  --           0.7        TBD
                            9 bit differential   --                       0.5
                                                                a0.5
                            8 bit single-ended   --           0.2
                                                                TBD
                            16 bit differential
                            16 bit single-ended               in0.2
    INL Integral non-line-                         --           -6 to +2.5  0.5          Max aver-
               arity        lim 13 bit differential                               LSB3     aging
                                                                              --
                            12 bit single-ended  --           -2 to +12     --
                            11 bit differential                           TBD
                            10 bit single-ended  --           1.0        TBD
                                                                            TBD
                            e 9 bit differential --           1.0        TBD
                            r 8 bit single-ended                           0.5
                            P 16 bit differential --           0.5        0.5

                                                   --           0.5          --

                                                   --           0.3

                                                   --           0.3

    EZS  Zero-scale error                          --           4.0                LSB3  VADIN =

                            16 bit single-ended  --           4.0        --            VSSA

                            13 bit differential  --           0.7        TBD

                            12 bit single-ended  --           0.7        TBD

                            11 bit differential  --           0.4        TBD

                            10 bit single-ended  --           0.4        TBD

                            9 bit differential   --           0.2        0.5

                            8 bit single-ended   --           0.2        0.5

                            Table continues on the next page...

                            K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

36                                                 Preliminary              Freescale Semiconductor, Inc.
                                                                   Peripheral operating requirements and behaviors

Table 24. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol Description             Conditions1               Min.      Typ.2               Max.  Unit  Notes

  EFS  Full-scale error         16 bit differential     --        0 to +10            --    LSB3  VADIN =
                                                                                                    VDDA
  EQ                            16 bit single-ended     --        0 to +14            --              4
ENOB
                               13 bit differential     --        1.0      TBD                      4
SINAD
THD                            12 bit single-ended     --        TBD      TBD

                               11 bit differential     --        0.4      TBD

                               10 bit single-ended     --        0.4      TBD

                               9 bit differential       --       0.2                0.5
                               8 bit single-ended       --                 y --
                                                          --       0.2                0.5
                                                          --       r 13.6
       Quantization er-         16 bit modes                      -1 to 0             --    LSB3
       ror                      13 bit modes            TBD
                                                         TBD       a TBD               0.5
                                                         TBD
       Effective number 16 bit differential mode         TBD

       of bits                  Avg=32                            inTBD               TBD   bits

                               Avg=16                                                TBD   bits

                               Avg=8                             14.1                TBD   bits

                               Avg=4                                                 TBD   bits
                                    Avg=1
                                                         TBD       13.2                TBD   bits
                               16 bit single-ended mode
                                                         TBD       TBD                 TBD   bits
                               lim Avg=32              TBD       TBD                 TBD   bits
                                                         TBD       TBD                 TBD   bits
                                    Avg=16              TBD       TBD                 TBD   bits
                                    Avg=8               TBD       TBD                 TBD   bits
                                    Avg=4                                                   dB
       Signal-to-noise                                             6.02 ENOB + 1.76
       plus distortion         e Avg=1
                               rSee ENOB
       Total harmonic          P16 bit differential mode

       distortion               Avg=32                  --        -94                 TBD   dB

                               16 bit single-ended mode  --        TBD                 TBD   dB
                                    Avg=32

SFDR   Spurious free dy- 16 bit differential mode                                                  4

       namic range             Avg=32                  TBD       95                  --    dB

                               16 bit single-ended mode

                               Avg=32                  TBD       TBD                 --    dB

                                        Table continues on the next page...

                         K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

Freescale Semiconductor, Inc.                         Preliminary                                           37
Peripheral operating requirements and behaviors

       Table 24. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol Description            Conditions1              Min.          Typ.2         Max.        Unit   Notes

    EIL    Input leakage er-                                       IIn RAS                   mV     IIn = leak-

           ror                                                                                        age cur-

                                                                                                         rent

                                                                                                      (refer to

                                                                                                      the MCU's

                                                                                                      voltage

                                                                                                      and cur-

                                                                                                      rent oper-

y VTEMP25 Temp sensor                                                                                 ating rat-
r voltage                                                                                              ings)

           Temp sensor         40C to 25C          --            TBD           --          mV/C
           slope               25C to 105C
                                                       --            TBD           --          mV/C

1. All accuracy numbers assume the ADC is calibrated with VREFH = VDDA25C--TBD    --          mV

a 2. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 2.0 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

in 3. 1 LSB = (VREFH - VREFL)/2N

4. Input data is 1 kHz sine wave.
                      lim Table 25. 16-bit ADC with PGA operating conditions
6.6.1.3    16-bit ADC with PGA operating conditions

   Symbol  e PGA ref voltageDescriptionConditionsMin.         Typ.1         Max.         Unit         Notes
     VDDA  r Input voltage                                                                             2, 3

  VREFPGA  Input impedance Gain = 1, 2, 4, 8
    VADIN
    RPGA     PGain = 16, 32
           Supply voltage Absolute               1.71         --              3.6        V

                                                 VREFOUT VREFOUT VREFOUT                 V

                                                 VSSA         --            VDDA         V

                                                 TBD          64            TBD          k

                                                 TBD          32            TBD

                              Gain = 64          TBD          16            TBD

    RPGAD  Differntial input  Gain = 1, 2, 4, 8  TBD          128           TBD          k            IN+ to IN-
           impedance          Gain = 16, 32
                              Gain = 64          TBD          64            TBD

                                                 TBD          32            TBD

    RAS Analog source Gain = 16, 32              --           100             --                      4
                resistance

    TS     ADC sampling Gain = 64                1.25         --              --         s           5

           time

1. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 6 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. ADC must be configured to use the internal voltage reference (VREFOUT)
3. PGA reference connected to the VREFOUT pin. If the user wishes to drive VREFOUT with a voltage other than the output

     of the VREF module, the VREF module must be disabled.

                              K10 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.

38                                               Preliminary                       Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

4. The analog source resistance (RAS), external to MCU, should be kept as minimum as possible. Increased RAS causes drop
     in PGA gain without affecting other performances. This is not dependent on ADC clock frequency.

5. The minimum sampling time is dependent on input signal frequency and ADC mode of operation. A minimum of 1.25s
     time should be allowed for Fin=4 kHz at 16-bit differential mode. Recommended ADC setting is: ADLSMP=1, ADLSTS=2 at
     8 MHz ADC clock. The ADLSTS bits can be adjusted for different ADC clock frequency

6.6.1.4 16-bit ADC with PGA characteristics

                                Table 26. 16-bit ADC with PGA characteristics

Symbol    Description           Conditions        Min.             Typ.1        Max.    Unit  Notes
IDDA_PGA
          Supply current                          TBD              590       y 1TBD     A
   ILKG   Leakage current
    G     Gain2                 PGA disabled       --              r 3.9
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