电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

PF38F5070M0Y0C0

器件型号:PF38F5070M0Y0C0
厂商名称:Numonyx ( Micron )
厂商官网:https://www.micron.com
下载文档

器件描述

StrataFlash㈢ Cellular Memory

PF38F5070M0Y0C0器件文档内容

NumonyxTM StrataFlash Cellular Memory
(M18)

                                                    Datasheet

Product Features

High-Performance Read, Program and Erase            Power
    -- 96 ns initial read access                        -- Core voltage: 1.7 V - 2.0 V
    -- 108 MHz with zero wait-state synchronous         -- I/O voltage: 1.7 V - 2.0 V
        burst reads: 7 ns clock-to-data output          -- Standby current: 60 A (typ) for 512-Mbit,
    -- 133 MHz with zero wait-state synchronous             65 nm
        burst reads: 5.5 ns clock-to-data output        -- Deep Power-Down mode: 2 A (typ)
    -- 8-, 16-, and continuous-word                     -- Automatic Power Savings mode
        synchronous-burst Reads                         -- 16-word synchronous-burst read current:
    -- Programmable WAIT configuration                      23 mA (typ) @ 108 MHz; 24 mA (typ) @
    -- Customer-configurable output driver                  133 MHz
        impedance
    -- Buffered Programming:                         Software
        2.0 s/Word (typ), 512-Mbit 65 nm;              -- NumonyxTM Flash Data Integrator
        Block Erase: 0.9 s per block (typ)                  (NumonyxTM FDI) optimized
    -- 20 s (typ) program/erase suspend                -- Basic Command Set and Extended
                                                            Command Set compatible
Architecture                                           -- Common Flash Interface
    -- 16-bit wide data bus
    -- Multi-Level Cell Technology                   Security
    -- Symmetrically-Blocked Array Architecture         -- OTP Registers:
    -- 256-Kbyte Erase Blocks                               64 unique pre-programmed bits
    -- 1-Gbit device: Eight 128-Mbit partitions             2112 user-programmable bits
    -- 512-Mbit device: Eight 64-Mbit partitions        -- Absolute write protection with VPP = GND
    -- 256-Mbit device: Eight 32-Mbit partitions.       -- Power-transition erase/program lockout
    -- 128-Mbit device: Eight 16-Mbit partitions.       -- Individual zero-latency block locking
    -- Read-While-Program and Read-While-Erase          -- Individual block lock-down
    -- Status Register for partition/device status
    -- Blank Check feature                           Density and Packaging
                                                        -- Density: 128-, 256-, and 512-Mbit, and 1-
Quality and Reliability                                    Gbit
    -- Expanded temperature: 30 C to +85 C           -- Address-data multiplexed and non-
    -- Minimum 100,000 erase cycles per block               multiplexed interfaces
    -- ETOXTM X Process Technology (65 nm)              -- x16D (105-ball) Flash SCSP
    -- ETOXTM IX Process Technology (90 nm)             -- x16C (107-ball) Flash SCSP
                                                        -- 0.8 mm pitch lead-free solder-ball

                                                    Order Number: 309823-11
                                                                             April 2008
INFORMATION Legal Lines and Disclaimers IN THIS DOCUMENT IS PROVIDED IN CONNECTION WITH NUMONYXTM PRODUCTS. NO LICENSE, EXPRESS OR IMPLIED, BY ESTOPPEL OR
OTHERWISE, TO ANY INTELLECTUAL PROPERTY RIGHTS IS GRANTED BY THIS DOCUMENT. EXCEPT AS PROVIDED IN NUMONYX'S TERMS AND
CONDITIONS OF SALE FOR SUCH PRODUCTS, NUMONYX ASSUMES NO LIABILITY WHATSOEVER, AND NUMONYX DISCLAIMS ANY EXPRESS OR IMPLIED
WARRANTY, RELATING TO SALE AND/OR USE OF NUMONYX PRODUCTS INCLUDING LIABILITY OR WARRANTIES RELATING TO FITNESS FOR A
PARTICULAR PURPOSE, MERCHANTABILITY, OR INFRINGEMENT OF ANY PATENT, COPYRIGHT OR OTHER INTELLECTUAL PROPERTY RIGHT. Numonyx
products are not intended for use in medical, life saving, life sustaining, critical control or safety systems, or in nuclear facility applications.

Numonyx B.V. may make changes to specifications and product descriptions at any time, without notice.

Numonyx B.V. may have patents or pending patent applications, trademarks, copyrights, or other intellectual property rights that relate to the presented
subject matter. The furnishing of documents and other materials and information does not provide any license, express or implied, by estoppel or
otherwise, to any such patents, trademarks, copyrights, or other intellectual property rights.

Designers must not rely on the absence or characteristics of any features or instructions marked "reserved" or "undefined." Numonyx reserves these for
future definition and shall have no responsibility whatsoever for conflicts or incompatibilities arising from future changes to them.

Contact your local Numonyx sales office or your distributor to obtain the latest specifications and before placing your product order.

Copies of documents which have an order number and are referenced in this document, or other Numonyx literature may be obtained by visiting the
Numonyx website at http://www.numonyx.com.

Numonyx, the Numonyx logo, and StrataFlash are trademarks or registered trademarks of Numonyx B.V. or its subsidiaries in other countries.

*Other names and brands may be claimed as the property of others.

Copyright 2008, Numonyx B.V., All Rights Reserved.

Datasheet                           April 2008
2          Order Number: 309823-11
NumonyxTM StrataFlash Cellular Memory (M18)

Contents

1.0 Introduction .............................................................................................................. 8
         1.1 Document Purpose .............................................................................................. 8
         1.2 Nomenclature ..................................................................................................... 8
         1.3 Acronyms........................................................................................................... 8
         1.4 Conventions ....................................................................................................... 9

2.0 Functional Description ............................................................................................. 10
         2.1 Product Overview .............................................................................................. 10
         2.2 Configuration and Memory Map ........................................................................... 11
         2.3 Device ID ......................................................................................................... 12

3.0 Package Information ............................................................................................... 13

4.0 Ballouts and Signal Descriptions.............................................................................. 23
         4.1 Ballouts, x16D .................................................................................................. 23
                   4.1.1 x16D (105-Ball) Ballout, Non-Mux ............................................................ 23
                   4.1.2 x16D (105-Ball) Ballout, AD-Mux.............................................................. 24
                   4.1.3 x16D Mux (105-Ball) Ballout, AA/D Mux .................................................... 25
         4.2 Signal Descriptions, x16D................................................................................... 26
         4.3 Ballouts, x16C .................................................................................................. 29
                   4.3.1 x16C (107-Ball) Ballout, Non-Mux ............................................................ 29
                   4.3.2 x16C (107-Ball) Ballout, AD-Mux .............................................................. 31
                   4.3.3 x16C (107-Ball) Ballout, AA/D-Mux ........................................................... 32
         4.4 Signal Descriptions x16C .................................................................................... 33
         4.5 Ballouts, x16 Split Bus ....................................................................................... 37
                   4.5.1 x16 Split Bus (165-Ball) Ballout, Non-Mux ................................................. 37
         4.6 Signal Descriptions, x16 Split Bus........................................................................ 38

5.0 Maximum Ratings and Operating Conditions............................................................ 42
         5.1 Absolute Maximum Ratings................................................................................. 42
         5.2 Operating Conditions ......................................................................................... 42

6.0 Electrical Characteristics ......................................................................................... 43
         6.1 Initialization ..................................................................................................... 43
                   6.1.1 Power-Up/Down Characteristics................................................................ 43
                   6.1.2 Reset Characteristics .............................................................................. 43
                   6.1.3 Power Supply Decoupling ........................................................................ 43
         6.2 DC Current Specifications ................................................................................... 44
         6.3 DC Voltage Specifications ................................................................................... 46
         6.4 Capacitance...................................................................................................... 47

7.0 NOR Flash AC Characteristics................................................................................... 48
         7.1 AC Test Conditions ............................................................................................ 48
         7.2 Read Specifications............................................................................................ 49
                   7.2.1 Read Timing Waveforms.......................................................................... 52
                   7.2.2 Timings: Non-Mux Device, Async Read ...................................................... 53
                   7.2.3 Timings: Non-Mux Device, Sync Read ....................................................... 54
                   7.2.4 Timings: AD-Mux Device, Async Read ....................................................... 57
                   7.2.5 Timings: AD-Mux Device, Sync Read ......................................................... 58
         7.3 Write Specifications ........................................................................................... 60
                   7.3.1 Write Timing Waveforms ......................................................................... 61
                   7.3.2 Timings: Non Mux Device ........................................................................ 62
                   7.3.3 Timings: AD-Mux Device ......................................................................... 65
         7.4 Program and Erase Characteristics....................................................................... 68

April 2008                                    Datasheet
Order Number: 309823-11                                    3
           NumonyxTM StrataFlash Cellular Memory (M18)

         7.5 Reset Specifications ...........................................................................................69
         7.6 Deep Power Down Specifications..........................................................................69

8.0 NOR Flash Bus Interface ..........................................................................................71
         8.1 Bus Reads ........................................................................................................71
                   8.1.1 Asynchronous single-word reads ...............................................................72
                   8.1.2 Asynchronous Page Mode (Non-multiplexed devices only) ............................72
                   8.1.3 Synchronous Burst Mode .........................................................................72
         8.2 Bus Writes ........................................................................................................73
         8.3 Reset ...............................................................................................................73
         8.4 Deep Power-Down .............................................................................................73
         8.5 Standby ...........................................................................................................74
         8.6 Output Disable ..................................................................................................74
         8.7 Bus Cycle Interleaving ........................................................................................74
                   8.7.1 Read Operation During Program Buffer fill ..................................................75
         8.8 Read-to-Write and Write-to-Read Bus Transitions...................................................75
                   8.8.1 Write to Asynchronous read transition .......................................................75
                   8.8.2 Write to synchronous read transition .........................................................75
                   8.8.3 Asynchronous/Synchronous read to write transition.....................................75
                   8.8.4 Bus write with active clock .......................................................................75

9.0 NOR Flash Operations ..............................................................................................76
         9.1 Status Register..................................................................................................76
                   9.1.1 Clearing the Status Register .....................................................................77
         9.2 Read Configuration Register ................................................................................77
                   9.2.1 Latency Count ........................................................................................78
         9.3 Enhanced Configuration Register..........................................................................79
                   9.3.1 Output Driver Control ..............................................................................80
                   9.3.2 Programming the ECR .............................................................................80
         9.4 Read Operations ................................................................................................81
                   9.4.1 Read Array ............................................................................................81
                   9.4.2 Read Status Register...............................................................................82
                   9.4.3 Read Device Information .........................................................................82
                   9.4.4 CFI Query ..............................................................................................83
         9.5 Programming Modes ..........................................................................................83
                   9.5.1 Control Mode .........................................................................................84
                   9.5.2 Object Mode ..........................................................................................85
         9.6 Programming Operations ....................................................................................88
                   9.6.1 Single-Word Programming .......................................................................88
                   9.6.2 Buffered Programming ............................................................................89
                   9.6.3 Buffered Enhanced Factory Programming (BEFP).........................................90
         9.7 Block Erase Operations .......................................................................................92
         9.8 Blank Check Operation .......................................................................................93
         9.9 Suspend and Resume .........................................................................................93
         9.10 Simultaneous Operations ....................................................................................95
         9.11 Security ...........................................................................................................95
                   9.11.1 Block Locking .........................................................................................95
                   9.11.2 One-Time Programmable (OTP) Registers ..................................................97
                   9.11.3 Global Main-Array Protection ....................................................................99

10.0 Device Command Codes ......................................................................................... 100

11.0 Flow Charts............................................................................................................ 101

12.0 Common Flash Interface ........................................................................................ 110
         12.1 Query Structure Output .................................................................................... 110
         12.2 Block Status Register ....................................................................................... 111

Datasheet                           April 2008
4          Order Number: 309823-11
NumonyxTM StrataFlash Cellular Memory (M18)

         12.3 CFI Query Identification String .......................................................................... 111
         12.4 Device Geometry Definition .............................................................................. 113
         12.5 Numonyx-Specific Extended Query Table ............................................................ 114
13.0 Next State ............................................................................................................. 120
A AADM Mode ........................................................................................................... 128
B Additional Information .......................................................................................... 136
C Ordering Information ............................................................................................ 136

April 2008               Datasheet
Order Number: 309823-11               5
                                      NumonyxTM StrataFlash Cellular Memory (M18)

Revision History

        Date    Revision Description
   14-April-06
   28-April-06  001  Initial Release
   20-June-06   002
October 2006   003  Updated the template (naming and branding).
                004  On the cover page, changed BEFP from 1.6 s/byte (typ) to 3.2 s/Word (typ).
November 2006
                005  Correced the BEFP on the cover page to read 3.2 s/Word and synchronized the BEFP on the
November 2006        cover with that in Section 7.4, "Program and Erase Characteristics" on page 68.
February 2007  006
                007  Added Figure 1, "Mechanical Specifications: x16D (105-ball) package (8x10x1.0 mm)" on page 14 and
    June 2007   008
   March 2008   009  Figure 5, "Mechanical Specifications: x16 Split Bus (165-ball) package (10x11x1.2 mm)" on page 18.
   March 2007   008  Added the following line item part numbers:
                     --PF48F6000M0Y0BE
                     --PF38F6070M0Y0BE
                     --PF38F6070M0Y0VE
                     --PF48F6000M0Y1BE

                     Removed information on the 90 nm Extended Flash Array (EFA) feature that is no longer
                     supported.

                     Revised to include 65 nm, 1-Gbit device information. Moved sections for Device ID, Additional
                     Information, and Order Information to Functional Description chapter. Created a separate M18
                     Developer's Manual to include the following information:
                     --Bus Interface
                     --Flash Operations
                     --Device Command Codes
                     --Flow Charts
                     --Common Flash Interface
                     --Next State Table
                     Removed line item PF5566MMY0C0 (512+512 M18 + 128 + 128 PSRAM) and its accompanying
                     package (8x11x1.4, x16C 107 ball).
                     Added the following line items:
                     --PF48F6000M0Y0BE, 65 nm
                     --PF38F6070M0Y0BE, 65 nm
                     --PF38F4060M0Y0B0
                     --PF58F0031M0Y1BE, 65 nm
                     --PF38F6070M0Y0C0, 65 nm
                     --PF38F4060M0Y0C0
                     --PF38F4060M0Y1C0
                     --PF38F6070M0Y0VE, 65 nm
                     Added the following packages to support new line items:
                     --8x10x1.0, x16D 105 ball
                     --11x15x1.2, x16D 105 ball
                     --11x11x1.2, x16C 107 ball
                     --8x10x1.2, x16C 107 ball
                     --10x11x1.2, x16SB 165 ball

                     Updated line item information.

                     Added the following line items and package as applicable:
                     PF48F4000M0Y0CE, 8x10x1.0 x16C

                     Merged the Developer Manual and Datasheet content into a single document.

                     Updated the Performance specifications for 133MHz Capulet 1G improvements.

                     Updated timing diagrams in AC Characteristics section.

Datasheet                                                      April 2008
6                                     Order Number: 309823-11
NumonyxTM StrataFlash Cellular Memory (M18)

    Date     Revision Description

July 2007   009         Added note stating the value of RCR8 in timing diagrams inSection 7.2.1, "Read Timing Waveforms"
                         on page 52.
March 2008   010         Resized several timing diagrams in AC Characteristics section.
April 2008  11          Updated timing diagrams Figure 31, "Async Read to Write (Non-Mux)" on page 62, Figure 36, "Async Read
                         to Write (AD-Mux)" on page 66 and Figure 37, "Write to Async Read (AD-Mux)" on page 66

                         Updated Program performance specs with Capulet improved performance values.

                         Applied Numonyx branding.

April 2008                                    Datasheet
Order Number: 309823-11                                    7
                                                             NumonyxTM StrataFlash Cellular Memory (M18)

1.0        Introduction

1.1        NumonyxTM StrataFlash Cellular Memory is the sixth generation NumonyxTM
1.2        StrataFlash memory with multi-level cell (MLC) technology. It provides high-
           performance, low-power synchronous-burst read mode and asynchronous read mode
           at 1.8 V. It features flexible, multi-partition read-while-program and read-while-erase
           capability, enabling background programming or erasing in one partition
           simultaneously with code execution or data reads in another partition. The eight
           partitions allow flexibility for system designers to choose the size of the code and data
           segments. The NumonyxTM StrataFlash Cellular Memory is manufactured using Intel*
           65 nm ETOX* X and 90 nm ETOX* IX process technology and is available in industry-
           standard chip-scale packaging.

           Document Purpose

           This document describes the specifications of the NumonyxTM StrataFlash Cellular
           Memory device.

           Nomenclature

Table 1: Definition of Terms

           Term                                              Definition

1.8 V               Refers to VCC and VCCQ voltage range of 1.7 V to 2.0 V
Block               A group of bits that erase with one erase command
Main Array          A group of 256-KB blocks used for storing code or data
Partition           A group of blocks that share common program and erase circuitry and command status register
Programming Region  An aligned 1-KB section within the main array
Segment             A 32-byte section within the programming region
Byte                8 bits
Word                2 bytes = 16 bits
Kb                  1024 bits
KB                  1024 bytes
KW                  1024 words
Mb                  1,048,576 bits
MB                  1,048,576 bytes

1.3        Acronyms

Table 2: List of Acronyms

           Acronym                                           Meaning

APS                 Automatic Power Savings
CFI                 Common Flash Interface
DU                  Don't Use
ECR                 Enhanced Configuration Register (Flash)

Datasheet                                                                 April 2008
8                                                                        309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 2: List of Acronyms

      Acronym                                                   Meaning

ETOX                       EPROM Tunnel Oxide
FDI                        NumonyxTM Flash Data Integrator
RCR                        Read Configuration Register (Flash)
RFU                        Reserved for Future Use
SCSP                       Stacked Chip Scale Package

1.4         Conventions

Table 3: Datasheet Conventions

             Convention                                                                       Meaning
Group Membership Brackets
VCC vs. VCC                Square brackets are used to designate group membership or to define a group of signals with a
Device                     similar function, such as A[21:1].
F[3:1]-CE#,
F[2:1]-OE#                 When referring to a signal or package-connection name, the notation used is VCC. When
                           referring to a voltage level, the notation used is subscripted such as VCC.
F-VCC P-VCC, S-VCC
                           This term is used interchangeably throughout this document to denote either a particular die, or
R-OE#, R-LB#,              all die in the package.
R-UB#, R-WE#
00FFh                      This is the method used to refer to more than one chip-enable or output enable. When each is
00FF 00FFh                 referred to individually, the reference is F1-CE# and F1-OE# (for die #1), and F2-CE# and F2-
                           OE# (for die #2).

                           When referencing flash memory signals, the notation used is F-VCC or F-VCC, respectively. When
                           the reference is to PSRAM signals or timings, the notation is prefixed with "P-" (for example, P-
                           VCC, P-VCC).
                           When referencing SRAM signals or timings, the notation is prefixed with "S-" (for example, S-
                           VCC or S-VCC).
                           P-VCC and S-VCC are RFU for stacked combinations that do not include PSRAM or SRAM.

                           Used to identify RAM OE#, LB#, UB#, WE# signals, and are usually shared between two or
                           more RAM die. R-OE#, R-LB#, R-UB# and R-WE# are RFU for stacked combinations that do not
                           include PSRAM or SRAM.

                           Denotes 16-bit hexadecimal numbers

                           Denotes 32-bit hexadecimal numbers

April 2008                                                               Datasheet
309823-10                                                                             9
                                    NumonyxTM StrataFlash Cellular Memory (M18)

2.0         Functional Description

2.1         Product Overview

            The NumonyxTM StrataFlash Cellular Memory (M18) device provides high read and
            write performance at low voltage on a 16-bit data bus.

            The flash memory device has a multi-partition architecture with read-while-program
            and read-while-erase capability.

            The device supports synchronous burst reads up to 108 MHz using ADV# and CLK
            address-latching on some litho/density combinations and up to 133 MHz using CLK
            address-latching only on some litho/density combinations. It is listed below in the
            following table.

Table 4: M18 Product Litho/Density/Frequency Combinations

Litho (nm)  Density (Mbit)  Supports frequency up to (MHz)          Sync read address-latching
       90            256                            133     CLK-latching
                     512                            108     ADV#- and CLK-latching
       65            128                            133     CLK-latching
                     256                            133     CLK-latching
                     512                            133     CLK-latching
                    1024                            108     ADV#- and CLK-latching
                    1024                            133     CLK-latching

            In continuous-burst mode, a data Read can traverse partition boundaries.

            Upon initial power-up or return from reset, the device defaults to asynchronous array-
            read mode. Synchronous burst-mode reads are enabled by programming the Read
            Configuration Register. In synchronous burst mode, output data is synchronized with a
            user-supplied clock signal. A WAIT signal provides easy CPU-to-flash memory
            synchronization.

            Designed for low-voltage applications, the device supports read operations with VCC at
            1.8 V, and erase and program operations with VPP at 1.8 V or 9.0 V. VCC and VPP can
            be tied together for a simple, ultra-low power design. In addition to voltage flexibility, a
            dedicated VPP connection provides complete data protection when VPP is less than
            VPPLK.

            A Status Register provides status and error conditions of erase and program
            operations.

            One-Time-Programmable (OTP) registers allow unique flash device identification that
            can be used to increase flash content security. Also, the individual block-lock feature
            provides zero-latency block locking and unlocking to protect against unwanted program
            or erase of the array.

            The flash memory device offers three power savings features:

               Automatic Power Savings (APS) mode: The device automatically enters APS
                  following a read-cycle completion.

               Standby mode: Standby is initiated when the system deselects the device by
                  deasserting CE#.

Datasheet                                                    April 2008
10                                                          309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

                   Deep Power-Down (DPD) mode: DPD provides the lowest power consumption and
                     is enabled by programming in the Enhanced Configuration Register. DPD is initiatied
                     by asserting the DPD pin.

2.2             Configuration and Memory Map

                The NumonyxTM StrataFlash Cellular Memory device features a symmetrical block
                architecture. The flash device main array is divided as follows:

                   The main array of the 128-Mbit device is divided into eight 16-Mbit partitions. Each
                      parition is divided into eight 256-KByte blocks: 8 x 8 = 64 blocks in the main array
                      of a 128-Mbit device.

                   The main array of the 256-Mbit device is divided into eight 32-Mbit partitions. Each
                      parition is divided into sixteen 256-KByte blocks: 8 x 16 = 128 blocks in the main
                      array of a 256-Mbit device.

                   The main array of the 512-Mbit device is divided into eight 64-Mbit partitions. Each
                      parition is divided into thirty-two 256-KByte blocks: 8 x 32 = 256 blocks in the
                      main array of a 256-Mbit device.

                   The main array of the 1-Gbit device is divided into eight 128-Mbit partitions. Each
                      parition is divided into sixty-four 256-KByte blocks: 8 x 64 = 512 blocks in the
                      main array of a 1-Gbit device.

                Each block is divided into as many as two-hundred-fifty-six 1-KByte programming
                regions. Each region is divided into as many as thirty-two 32-Byte segments.

Table 5: Main Array Memory Map (Sheet 1 of 2)

                  128-Mbit Device            256-Mbit Device            512-Mbit Device            1-Gbit Device

Partition   Mbit                       Mbit                       Mbit                       Mbit

                  Blk Address                Blk Address                Blk Address                Blk Address

                  #    Range                 #    Range                 #    Range                 #    Range

                             07E0000-                   0FE0000-                   1FE0000-                   3FE0000-
                  63                         127                        255                        511

                             07FFFFF                    0FFFFFF                    1FFFFFF                     3FFFFFF

     7      16    ...  ...             32    ...  ...             64    ...  ...             128   ...  ...

                  56   0700000-              112 0E00000-               224 1C00000-               448 3800000-
                                                        0E1FFFF                    1C1FFFF                     381FFFF
                       071FFFF                          0DE0000-                   1BE0000-                   37E0000-

                             06E0000-        111                        223                        447
                  55                                    0DFFFFF                    1BFFFFF                     37FFFFF

                             06FFFFF

     6      16    ...  ...             32    ...  ...             64    ...  ...             128   ...  ...

                  48   0600000-              96   0C00000-              192 1800000-               384 3000000-
                                                                                   181FFFF                     301FFFF
                       061FFFF                    0C1FFFF                          17E0000-                   2FE0000-

                             05E0000-                   0BE0000-        191                        383
                  47                         95                                    17FFFFF                     2FFFFFF

                             05FFFFF                    0BFFFFF

     5      16    ...  ...             32    ...  ...             64    ...  ...             128   ...  ...

                  40   0500000-              80   0A00000-              160 1400000-               320 2800000-
                                                                                   141FFFF                     281FFFF
                       051FFFF                    0A1FFFF                          13E0000-                   27E0000-

                  39   04E0000-              79   09E0000-              159 13FFFFF                319 27FFFFF

                       04FFFFF                    09FFFFF

     4      16    ...  ...             32    ...  ...             64    ...  ...             128   ...  ...

                             0400000-                   0800000-                   1000000-                   2000000-
                  32                         64                         128                        256

                             041FFFF                    081FFFF                    101FFFF                     201FFFF

April 2008                                                                                              Datasheet
309823-10                                                                                                          11
                                                                     NumonyxTM StrataFlash Cellular Memory (M18)

Table 5: Main Array Memory Map (Sheet 2 of 2)

                 128-Mbit Device            256-Mbit Device            512-Mbit Device            1-Gbit Device

Partition  Mbit                       Mbit                       Mbit                       Mbit

                 Blk Address                Blk Address                Blk Address                Blk Address

                    #      Range               #    Range                 #      Range            #    Range

                 31        03E0000-         63      07E0000-                      0FE0000-                   1FE0000-
                                                                       127 0FFFFFF                255 1FFFFFF
                           03FFFFF                  07FFFFF

     3     16         ...  ...        32       ...  ...          64       ...    ...        128   ...  ...

                            0300000-                   0600000-                   0C00000-                   1800000-
                 24                         48                         96                         192

                            031FFFF                    061FFFF                    0C1FFFF                     181FFFF
                                                                                                             17E0000-
                 23        02E0000-         47      05E0000-           95        0BE0000-         191 17FFFFF

                           02FFFFF                  05FFFFF                      0BFFFFF

     2     16         ...  ...        32       ...  ...          64       ...    ...        128   ...  ...

                            0200000-                   0400000-                   0800000-                   1000000-
                 16                         32                         64                         128

                            021FFFF                    041FFFF                    081FFFF                     101FFFF
                                                                                                  127 0FE0000-
                 15        01E0000-         31      03E0000-           63        07E0000-
                                                                                                              0FFFFFF
                           01FFFFF                  03FFFFF                      07FFFFF

     1     16         ...  ...        32       ...  ...          64       ...    ...        128   ...  ...

                 8         0100000-         16      0200000-           32        0400000-         64   0800000-

                           011FFFF                  021FFFF                      041FFFF               081FFFF

                 7         00E0000-         15      01E0000-           31        03E0000-         63   07E0000-

                           00FFFFF                  01FFFFF                      03FFFFF               07FFFFF

     0     16         ...  ...        32       ...  ...          64       ...    ...        128   ...  ...

                 0         0000000-         0       0000000-           0         0000000-         0    0000000-

                           001FFFF                  001FFFF                      001FFFF               001FFFF

2.3            Device ID

Table 6: Device ID codes

            Density                   Litho (nm)                        Product             Device Identifier Code
           128 Mbit                          65                                                           (Hex)
           256 Mbit                                 Non-Mux
           512 Mbit                       65, 90    AD-Mux                                                 8900
           1024 Mbit                      65, 90    Non-Mux                                                8903
                                                    AD-Mux                                                 8901
                                             65     Non-Mux                                                8904
                                                    AD-Mux                                                 887E
                                                    Non-Mux                                                8881
                                                    AD-Mux                                                 88B0
                                                                                                           88B1

Note: To order parts listed above and to obtain a datasheet for the M18 SCSP parts, please contact your local Numonyx sales
             office.

Datasheet                                                                                               April 2008
12                                                                                                     309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

3.0         Package Information

            The following figures show the ballout package information for the device:
               Figure 1, "Mechanical Specifications: x16D (105-ball) package (8x10x1.0 mm)"
               Figure 2, "Mechanical Specifications: x16D (105-ball) package (8x10x1.4 mm)" on
                  page 15
               Figure 3, "Mechanical Specifications: x16D (105-ball) package (9x11x1.2 mm)"
               Figure 4, "Mechanical Specifications: x16D (105 balls) Package (11x15x1.2 mm)"
                  on page 17
               Figure 5, "Mechanical Specifications: x16 Split Bus (165-ball) package (10x11x1.2
                  mm)"
               Figure 6, "Mechanical Specifications: x16C (107-ball) package (8x10x1.0 mm)" on
                  page 19
               Figure 7, "Mechanical Specifications: x16C (107-ball) package (8x10x1.2 mm)" on
                  page 20
               Figure 8, "Mechanical Specifications: x16C (107-ball) package (8x11x1.2 mm)" on
                  page 21
               Figure 9, "Mechanical Specifications: x16C (107-ball) package (11x11x1.2 mm)"
                  on page 22

April 2008                                    Datasheet
309823-10                                                13
                                                                      NumonyxTM StrataFlash Cellular Memory (M18)

Figure 1: Mechanical Specifications: x16D (105-ball) package (8x10x1.0 mm)

                                   Pin                                       S1
                                     1
                                 Corner

                                            1  23 4 5 6 7 8 9

                                         A                                              S2
                                         B
                                                                                           e
                                         C                                                 b

                                         D

                                         E

                                 D       F

                                         G

                                         H
                                         J

                                         K
                                         L

                                         M

                                                     E

                                                         SCS
                                               Top ViewP- Ball Si de

                                                       Down

                                 A2 A1                                           A

                                                                                              Y

                                                                             Note: Drawing not to scale.

Dimensions                                     Symbol  Min            Nom        Max Notes Min               Nom      Max
Package Height                                    A    0.200                     1.0                                 0.0394
Ball Height                                      A1    0.325          0.660                                  0.0260
Package Body Thickness                           A2    9.90           0.375                          0.0079  0.0148  0.0167
Ball (Lead) Width                                 b    7.90           10.00                                  0.3937  0.3976
Package Body Length                               D                   8.00       0.425           0.0128      0.3150  0.3189
Package Body Width                                E    0.700          0.800      10.10           0.3898      0.0315
Pitch                                              e   0.500           105       8.10            0.3110              0.0039
Ball (Lead) Count                                 N                                                           105    0.0354
Seating Plane Coplanarity                         Y                   0.800      0.100           0.0276              0.0276
Corner to Ball Distance Along E                   S1                  0.600      0.900           0.0197      0.0315
Corner to Ball Distance Along D                   S2                             0.700                       0.0236

Datasheet                                                                                                             April 2008
14                                                                                                                   309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 2: Mechanical Specifications: x16D (105-ball) package (8x10x1.4 mm)

                                   Pi n                                       S1
                                 Co1rner

                                             1  23 4 5 6 7 8 9

                                          A                                          S2
                                          B
                                                                                        e
                                          C                                             b

                                          D

                                          E

                                 D        F

                                          G

                                          H
                                          J

                                          K
                                          L

                                          M

                                                      E

                                                          SCS
                                                Top ViewP- Ball Si de

                                                         Down

                                 A2 A1                                            A

                                                                                           Y

                                                                              Note: Drawing not to scale.

Dimens ion s                                    Symbol  Min            Nom        Max Notes Min               Nom      Max
Package Height                                     A    0.200                     1.4                                 0.0551
Ball Height                                       A1    0.325          1.070                                  0.0421
Package Body Thickness                            A2    9.90           0.375                          0.0079  0.0148  0.0167
Ball (Lead) Width                                  b    7.90           10.00                                  0.3937  0.3976
Package Body Length                                D                   8.00       0.425       0.0128          0.3150  0.3189
Package Body Width                                 E    0.700          0.800      10.10       0.3898          0.0315
Pitch                                              e    0.500           105       8.10        0.3110                  0.0039
Ball (Lead) Count                                  N                                                           105    0.0354
Seating Plane Coplanarity                          Y                   0.800      0.100       0.0276                  0.0276
Corner to Ball Distance Along E                    S1                  0.600      0.900       0.0197          0.0315
Corner to Ball Distance Along D                    S2                             0.700                       0.0236

April 2008                                                                                                            Datasheet
309823-10                                                                                                                        15
                                                                         NumonyxTM StrataFlash Cellular Memory (M18)

Figure 3: Mechanical Specifications: x16D (105-ball) package (9x11x1.2 mm)

                                                                         S1

                                  Pin 1       1  23 4 5 6 7 8 9
                                 Corner
                                           A                                    S2
                                        D  B
                                           C                                       e
                                           D                                       b
                                           E
                                           F
                                           G
                                           H
                                           J
                                           K
                                           L
                                           M

                                                         E

                                              Top View - Ball Side Down

                                 A2 A1                                       A

                                                                                      Y

                                                                          Note: Drawing not to scale.

Dimen s io n s                                   Symbol     Min    Nom       Max      Notes   Min      Nom      Max
Package Height                                      A       0.200            1.2             0.0079            0.0472
Ball Height                                        A1       0.325  0.860                               0.0339
Package Body Thickness                             A2       10.90  0.375     0.425           0.0128    0.0148  0.0167
Ball (Lead) Width                                   b       8.90   11.00     11.10           0.4291    0.4331  0.4370
Package Body Length                                 D              9.00      9.10            0.3504    0.3543  0.3583
Package Body Width                                  E       1.200  0.800                               0.0315
Pitch                                                e      1.000   105      0.100           0.0472            0.0039
Ball (Lead) Count                                   N                        1.400           0.0394     105    0.0551
Seating Plane Coplanarity                           Y              1.300     1.200                             0.0472
Corner to Ball Distance Along E                     S1             1.100                               0.0512
Corner to Ball Distance Along D                     S2                                                 0.0433

Datasheet                                                                                                       April 2008
16                                                                                                             309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 4: Mechanical Specifications: x16D (105 balls) Package (11x15x1.2 mm)

April 2008                                                                    Datasheet
309823-10                                                                                17
                                                                  NumonyxTM StrataFlash Cellular Memory (M18)

Figure 5: Mechanical Specifications: x16 Split Bus (165-ball) package (10x11x1.2 mm)

           Ball one Corner                                        S1

                                     1  2 3 4 5 6 7 8 9 10 11 12

                                  A                                       S2
                                  B
                                                                         e
                                  C                                      b
                                  D

                                  E
                                  F

                                  G

           D                      H

                                  J

                                  K

                                  L
                                  M

                                  N

                                  P

                                  R

                                        E

                                        Top View - Ball

                                        Side Down

           A2 A1                                                      A

                                                                              Y

                                                                  Note: Drawing not to scale.

                                            Millimeters                                   Inches
                                                                      Max Notes Min
Dimens ions                             Symbol Min Nom                1.2                              Nom      Max
Package Height                                                                                                 0.0472
Ball Height                             A                                                 0.0079       0.0339
Package Body Thickness                                                                                 0.0148  0.0167
Ball (Lead) Width                       A1 0.200                                                       0.4331  0.4370
Package Body Length                                                                                    0.3937  0.3976
Package Body Width                      A2               0.860                                         0.0256
Pitch                                                                                                          0.0039
Ball (Lead) Count                       b   0.325 0.375               0.425                    0.0128   165    0.0600
Seating Plane Coplanarity                                             11.10                    0.4291          0.0669
Corner to Ball Dis tance Along E        D   10.90 11.00               10.10                    0.3898  0.0561
Corner to Ball Dis tance Along D                                                                       0.0630
                                        E   9.90 10.00

                                        e                0.650

                                        N                165

                                        Y                             0.100
                                                                      1.525
                                        S1  1.325 1.425               1.700                    0.0522
                                                                                               0.0591
                                        S2  1.500 1.600

Datasheet                                                                                                       April 2008
18                                                                                                             309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 6: Mechanical Specifications: x16C (107-ball) package (8x10x1.0 mm)

                                   Pin                                  S1
                                 Cor1n er
                                               1  2 3 4 5 6 7 8 9 10
                                            A
                                            B                                     S2
                                            C
                                            D                                        e
                                            E                                        b

                                  DF

                                            G
                                            H
                                            J
                                            K
                                            L
                                            M

                                                        E

                                                            SCS
                                                  Top ViewP- Ball Side

                                                           Down

                                 A2 A1                                         A

                                                                                        Y

                                                                               Note: Drawing not to scale.

Dimens ions                                       Symbol  Min           Nom    Max Notes Min                Nom      Max
Package Height                                       A    0.200                1.0                                  0.0394
Ball Height                                         A1    0.325         0.660                               0.0260
Package Body Thickness                              A2    9.90          0.375                      0.0079   0.0148  0.0167
Ball (Lead) Width                                    b    7.90          10.00                               0.3937  0.3976
Package Body Length                                  D                  8.00   0.425       0.0128           0.3150  0.3189
Package Body Width                                   E    0.700         0.800  10.10       0.3898           0.0315
Pitch                                                e    0.500          107   8.10        0.3110                   0.0039
Ball (Lead) Count                                    N                                                       107    0.0354
Seating Plane Coplanarity                            Y                  0.800  0.100       0.0276                   0.0276
Corner to Ball Distance Along E                      S1                 0.600  0.900       0.0197           0.0315
Corner to Ball Distance Along D                      S2                        0.700                        0.0236

April 2008                                                                                                          Datasheet
309823-10                                                                                                                      19
                                                                          NumonyxTM StrataFlash Cellular Memory (M18)

Figure 7: Mechanical Specifications: x16C (107-ball) package (8x10x1.2 mm)

                                   Pi n                                   S1
                                 Cor1n er
                                                1  2 3 4 5 6 7 8 9 10
                                            A
                                            B                                       S2
                                            C
                                            D                                          e
                                            E                                          b

                                  DF

                                            G
                                            H
                                            J
                                            K
                                             L
                                            M

                                                         E

                                                             SCS
                                                   Top ViewP- Ball Si de

                                                            Down

                                 A2 A1                                           A

                                                                                          Y

                                                                                 Note: Drawing not to scale.

Dimensions                                         Symbol  Min            Nom    Max Notes Min                Nom      Max
Package Height                                        A    0.200                 1.2                                  0.0472
Ball Height                                          A1    0.325          0.860                               0.0339
Package Body Thickness                               A2    9.90           0.375                      0.0079   0.0148  0.0167
Ball (Lead) Width                                     b    7.90           10.00                               0.3937  0.3976
Package Body Length                                   D                   8.00   0.425       0.0128           0.3150  0.3189
Package Body Width                                    E    0.700          0.800  10.10       0.3898           0.0315
Pitch                                                  e   0.500           107   8.10        0.3110                   0.0039
Ball (Lead) Count                                     N                                                        107    0.0354
Seating Plane Coplanarity                             Y                   0.800  0.100       0.0276                   0.0276
Corner to Ball Distance Along E                       S1                  0.600  0.900       0.0197           0.0315
Corner to Ball Distance Along D                       S2                         0.700                        0.0236

Datasheet                                                                                                              April 2008
20                                                                                                                    309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 8: Mechanical Specifications: x16C (107-ball) package (8x11x1.2 mm)

                                  Pin 1                                                S1
                                 Corner
                                                 1 2 3 45 6 7 8 9
                                              A
                                              B                                               S2
                                              C
                                              D                                                  e
                                              E                                                  b

                                     DF

                                              G
                                              H
                                              J
                                              K
                                              L
                                              M

                                                               E

                                                 Top View - Ball Side Down

                                 A2 A1                                                     A

                                                                                                    Y

                                                                                 Note: Drawing not to scale.

                                                     Millimeters                                               Inches
                                                                                           Max Notes Min
Dimensions                                       Symbol Min Nom                             1.2                        Nom      Max
Package Height                                                                                                                 0.0472
Ball Height                                      A                                                             0.0079  0.0339
Package Body Thickness                                                                                                 0.0148  0.0167
Ball (Lead) Width                                A1 0.200                                                              0.4331  0.4370
Package Body Length                                                                                                    0.3150  0.3189
Package Body Width                               A2               0.860                                                0.0315
Pitch                                                                                                                          0.0039
Ball (Lead) Count                                b   0.325 0.375                           0.425       0.0128           107    0.0354
Seating Plane Coplanarity                                                                  11.10       0.4291                  0.0472
Corner to Ball Distance Along E                  D   10.90 11.00                           8.10        0.3110          0.0315
Corner to Ball Distance Along D                                                                                        0.0433
                                                 E   7.90 8.00

                                                 e                0.800

                                                 N                          107

                                                 Y                                         0.100
                                                                                           0.900
                                                 S1 0.700 0.800                            1.200       0.0276
                                                                                                       0.0394
                                                 S2 1.000 1.100

April 2008                                                                                                                     Datasheet
309823-10                                                                                                                                 21
                                                                                                                      NumonyxTM StrataFlash Cellular Memory (M18)

Figure 9: Mechanical Specifications: x16C (107-ball) package (11x11x1.2 mm)

Datasheet   April 2008
22         309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

4.0         Ballouts and Signal Descriptions

4.1         This section provides ballout and signal description information for x16D (105-ball),
            x16C (107-ball), and x16 Split Bus (165-ball) packages, Non-Mux, AD-Mux, AA/D Mux
4.1.1       interfaces.

            Ballouts, x16D

            x16D (105-Ball) Ballout, Non-Mux

Figure 10: x16D (105-Ball) Electrical Ballout, Non-Mux

            Pin 1

                   1            2     3       4        5       6                  7     8     9

            A      DU           A4    A6      A7       A19     A23                A24   A25   DU         A

            B      A2           A3    A5      A17      A18     F-DPD              A22   A26   A16        B

            C      A1        VSS      VSS     VSS      D-VCC   VSS                VSS   VSS   A15        C

            D      A0        S-VCC D-VCC F1-VCC ADV# F2-VCC D-VCC N-ALE                       A14        D

            E      F-WP1#    WE#      D2-CS#  Depop    N-CLE   F4-CE# /           A21   A10   A13        E
                                              (Index)             A27

            F      F-WP2# D1-CS# D-CAS# D-RAS#         Depop   N-RE# /            A20   A9    A12        F
                                                       (RFUs)  S-CS1#

            G      RFU       F2-CE# F1-CE#    D-BA0    Depop   D-CKE F-RST#             A8    A11        G
                                                       (RFUs)

            H      N-RY/BY#  N-WE# /  F3-CE#  D-BA1 D-CLK# D-WE#                  OE#   D-DM1 / D-DM0 /  H
                              S-CS2                                                      S-UB# S-LB#

            J      F-VPP VCCQ VCCQ F1-VCC D-CLK F2-VCC VCCQ VCCQ F-WAIT                                  J

            K      DQ2       VSS      VSS     VSS      F-CLK   VSS                VSS   VSS   DQ13       K

            L      DQ1       DQ3      DQ5     DQ6      DQ7     DQ9                DQ11  DQ12  DQ14       L

            M      DU        DQ0 D-LDQS DQ4            DQ8     DQ10 D-UDQS DQ15               DU         M

                   1            2     3       4        5       6                  7     8     9

                       Legend:                Top View - Ball Side Down

                                                                  Active Balls
                                                            De-Populated Balls
                                                         Reserved for Future Use

                                                                  Do Not Use

April 2008                                                                                                  Datasheet
309823-10                                                                                                              23
                                                                   NumonyxTM StrataFlash Cellular Memory (M18)

4.1.2             x16D (105-Ball) Ballout, AD-Mux

Figure 11: x16D (105-Ball) Electrical Ballout, AD-Mux

           Pin 1

                  1            2     3       4        5       6                  7       8     9

           A      DU           A4    A6      A7       A19     A23                A24     A25   DU         A

           B      A2           A3    A5      A17      A18     F-DPD              A22     A26   A16        B

           C      A1        VSS      VSS     VSS      D-VCC   VSS                VSS     VSS   A15        C

           D      A0        S-VCC D-VCC F1-VCC ADV# F2-VCC D-VCC N-ALE                         A14        D

           E      F-WP1#    WE#      D2-CS#  Depop    N-CLE   F4-CE# /           A21     A10   A13        E
                                             (Index)             A27

           F      F-WP2#    D1-CS# D-CAS# D-RAS#      Depop   N-RE# /            A20     A9    A12        F
                                                      (RFUs)  S-CS1#

           G      RFU       F2-CE# F1-CE#    D-BA0    Depop   D-CKE              F-RST#  A8    A11        G
                                                      (RFUs)

           H      N-RY/BY#  N-WE# /  F3-CE#  D-BA1 D-CLK# D-WE#                  OE#     D-DM1 / D-DM0 /  H
                             S-CS2                                                       R-UB# R-LB#

           J      F-VPP VCCQ VCCQ F1-VCC D-CLK F2-VCC VCCQ VCCQ F-WAIT                                    J

           K      AD2       VSS      VSS     VSS      F-CLK   VSS                VSS     VSS   AD13       K

           L      AD1       AD3      AD5     AD6      AD7     AD9                AD11    AD12  AD14       L

           M      DU        AD0 D-LDQS AD4            AD8     AD10 D-UDQS AD15                 DU         M

                  1            2     3       4        5       6                  7       8     9

                      Legend:                Top View - Ball Side Down

                                                                 Active Balls
                                                           De-Populated Balls
                                                        Reserved for Future Use

                                                                 Do Not Use

Datasheet                                                                                                     April 2008
24                                                                                                           309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

4.1.3              x16D Mux (105-Ball) Ballout, AA/D Mux

Figure 12: x16D (105-Ball) Electrical Ballout, AA/D Mux

            Pin 1

                   1            2     3       4        5      6                   7     8     9

            A      DU           A4    A6      A7       RFU    RFU                 RFU   RFU   DU         A

            B      A2           A3    A5      RFU      RFU    F-DPD               RFU F-ADV2# RFU        B

            C      A1        VSS      VSS     VSS      D-VCC  VSS                 VSS   VSS   A15        C

            D      A0        S-VCC D-VCC F-VCC F-ADV# F-VCC D-VCC N-ALE                       A14        D

            E      F-WP1#    WE#      D2-CS#  Depop    N-CLE  F4-CE#              RFU   A10   A13        E
                                              (Index)

            F      F-WP2# D1-CS# D-CAS# D-RAS#         Depop  S-CS1 /             RFU   A9    A12        F
                                                       (RFU)  N-RE#

            G      RFU       F2-CE# F1-CE# D-BA0       Depop  D-CKE F-RST#              A8    A11        G
                                                       (RFU)

            H      N-RY/BY#  S-CS2 /  F3-CE#  D-BA1    D-CLK# D-WE#               OE#   D-DM1 / D-DM0 /  H
                             N-WE#                                                       S-UB# S-LB#

            J      F-VPP     VCCQ     VCCQ    F-VCC D-CLK F-VCC                   VCCQ  VCCQ F-WAIT      J

            K      AD2       VSS      VSS     VSS      F-CLK  VSS                 VSS   VSS   AD13       K

            L      AD1       AD3      AD5     AD6      AD7    AD9                 AD11  AD12  AD14       L

            M      DU        AD0 D-LDQS AD4            AD8    AD10 D-UDQS AD15                DU         M

                   1            2     3       4        5      6                   7     8     9

                       Legend:                Top View - Ball Side Down

                                                                   Active Balls
                                                            De-Populated Balls
                                                         Reserved for Future Use

                                                                   Do Not Use

April 2008                                                                                                  Datasheet
309823-10                                                                                                              25
                                                                     NumonyxTM StrataFlash Cellular Memory (M18)

4.2        Signal Descriptions, x16D

Table 7: Signal Descriptions, x16D Non-Mux/AD-Mux; x16D AA/D-Mux (Sheet 1 of 4)

Symbol Type                                          Signal Descriptions                                             Notes

Address and Data Signals, Non-Mux

                    ADDRESS: Global device signals.

                    Shared address inputs for all memory die during Read and Write operations.

                     4-Gbit: AMAX = A27

                     2-Gbit: AMAX = A26

                     1-Gbit: AMAX = A25

A[MAX: 0] Input      512-Mbit: AMAX = A24                                                                           1

                     256-Mbit: AMAX = A23

                     128-Mbit: AMAX = A22

                     A[12:0] are the row and A[9:0] are the column addresses for 512-Mbit LPSDRAM.

                     A[12:0] are the row and A[8:0] are the column addresses for 256-Mbit LPSDRAM.

                     A[11:0] are the row and A[8:0] are the column addresses for 128-Mbit LPSDRAM.

                    Unused address inputs should be treated as RFU.

DQ[15:0]   Input/   DATA INPUT/OUTPUTS: Global device signals.
           Output   DQ[15:0] are used to input commands and write-data during Write cycles, and to output read-
                    data during Read cycles. During NAND accesses, DQ[7:0] are used to input commands, address-
                    data, and write-data, and to output read-data.

                    Data signals are High-Z when the device is deselected or its output is disabled.

F-ADV#     Input    FLASH ADDRESS VALID: Flash-specific signal; low-true input.

                    During synchronous flash Read operations, the address is latched on the rising edge of F-ADV#,
                    or on the first rising edge of F-CLK after F-ADV# goes low for devices that support up to 108
                    MHz, or on the last rising edge of F-CLK after F-ADV# goes low for devices that support up to
                    133 MHz.

                    In an asynchronous flash Read operation, the address is latched on the rising edge of F-ADV# or
                    continuously flows through while F-ADV# is low.

Address and Data Signals, AD-Mux

                    ADDRESS: Global device signals.

                    Shared address inputs for all Flash and SRAM memory die during Read and Write operations.

                     4-Gbit: AMAX = A27

                     2-Gbit: AMAX = A26

A[MAX:16] Input 1-Gbit: AMAX = A25                                                                                 1

                     512-Mbit: AMAX = A24

                     256-Mbit: AMAX = A23

                     128-Mbit: AMAX = A22

                    Unused address inputs should be treated as RFU.

AD[15:0]   Input /  ADDRESS-DATA MULTIPLEXED INPUTS/ OUTPUTS: AD-Mux flash and SRAM lower address
           Output   and data signals; LPSDRAM data signals.

                    During AD-Mux flash and SRAM Write cycles, AD[15:0] are used to input the lower address
                    followed by commands or write-data.

                    During AD-Mux flash Read cycles, AD[15:0] are used to input the lower address followed by
                    read-data output.

                    During LPSDRAM accesses, AD[15:0] are used to input commands and write-data during Write
                    cycles or to output read-data during Read cycles.

                    During NAND accesses, AD[7:0] are used to input commands, address, or write-data, and to
                    output read-data.

                    AD[15:0] are High-Z when the flash or SRAM is deselected or its output is disabled.

A[15:0]    Input RFU, except for DRAM.

Datasheet                                                                                                       April 2008
26                                                                                                             309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 7: Signal Descriptions, x16D Non-Mux/AD-Mux; x16D AA/D-Mux (Sheet 2 of 4)

Symbol Type                                           Signal Descriptions                                            Notes

F-ADV#      Input    FLASH ADDRESS VALID: Flash-specific signal; low-true input.

                     During synchronous flash Read operations, the address is latched on the rising edge of F-ADV#,
                     or on the first rising edge of F-CLK after F-ADV# goes low for devices that support up to 108
                     MHz, or on the last rising edge of F-CLK after F-ADV# goes low for devices that support up to
                     133 MHz.

                     In an asynchronous flash Read operation, the address is latched on the rising edge of F-ADV#.

                     ADDRESS: Global device signals.

                     Shared address inputs for all memory die during Read and Write operations.

                      4-Gbit: AMAX = A27

                      2-Gbit: AMAX = A26

                      1-Gbit: AMAX = A25

A[MAX: 0] Input       512-Mbit: AMAX = A24                                                                          1

                      256-Mbit: AMAX = A23

                      128-Mbit: AMAX = A22

                      A[12:0] are the row and A[9:0] are the column addresses for 512-Mbit LPSDRAM.

                      A[12:0] are the row and A[8:0] are the column addresses for 256-Mbit LPSDRAM.

                      A[11:0] are the row and A[8:0] are the column addresses for 128-Mbit LPSDRAM.

                     Unused address inputs should be treated as RFU.

AD[15:0]    Input /  ADDRESS-DATA MULTIPLEXED INPUTS/ OUTPUTS: AAD-Mux flash address and data;
            Output   LPSDRAM data.

                     During AAD-Mux flash Write cycles, AD[15:0] are used to input the upper address, lower
                     address, and commands or write-data.

                     During AAD-Mux flash Read cycles, AD[15:0] are used to input the upper address and lower
                     address, and output read-data.

                     During LPSDRAM accesses, AD[15:0] are used to input commands and write-data during Write
                     cycles or to output read-data during Read cycles.

                     During NAND accesses, AD[7:0] are used to input commands, address-data, or write-data, and
                     to output read-data.

                     AD[15:0] are High-Z when the device is deselected or its output is disabled.

F-ADV#      Input    FLASH ADDRESS VALID: Flash-specific signal; low-true input.
F-ADV2#              During a synchronous flash Read operation, the address is latched on the F-ADV# rising edge or
                     the first F-CLK edge after F-ADV# low in devices that support up to 104 MHz, and on the last
                     rising F-CLK edge after F-ADV# low in devices that support upto 133 MHz.
                     During a synchronous flash Read operation, the address is latched on the rising edge of F-ADV#
                     or the first active F-CLK edge whichever occurs first.
                     In an asynchronous flash Read operation, the address is latched on the rising edge of F-ADV#.
                     During AAD-Mux flash accesses, the upper address is latched on the valid edge of F-CLK while
                     F-ADV2# is low; the lower address is latched on the valid edge of F-CLK while F-ADV# is low.
                     The upper address is always latched first, followed by the lower address.

Control Signals

                     FLASH CHIP ENABLE: Flash-specific signal; low-true input.

                     When low, F-CE# selects the associated flash memory die. When high, F-CE# deselects the
                     associated flash die. Flash die power is reduced to standby levels, and its data and F-WAIT
                     outputs are placed in a High-Z state.

F[4:1]-     Input    F1-CE# is dedicated to flash die #1.                                                          1
CE#
                      F[4:2]-CE# are dedicated to flash die #4 through #2, respectively, if present. Otherwise,

                     any unused flash chip enable should be treated as RFU.

                      For NOR/NAND stacked device, F1-CE# selects NOR die #1, F2-CE# selects NOR die #2
                         while F4-CE# selects NAND die #1 and NAND die #2 using virtual chip-select scheme, F3-
                         CE# selects NAND die #3 if present.

F-CLK                    FLASH CLOCK: Flash-specific signal; rising active-edge input.
            Input

                         F-CLK synchronizes the flash with the system clock during synchronous operations.

D-CLK       Input    LPSDRAM CLOCK: LPSDRAM-specific signal; rising active-edge input.                               2

                     D-CLK synchronizes the LPSDRAM and DDR LPSDRAM with the system clock.

D-CLK#      Input    DDR LPSDRAM CLOCK: DDR LPSDRAM-specific signal; falling active-edge input.                      2

                     D-CLK# synchronizes the DDR LPSDRAM with the system clock.

April 2008                                                                                                           Datasheet
309823-10                                                                                                                       27
                  NumonyxTM StrataFlash Cellular Memory (M18)

Table 7: Signal Descriptions, x16D Non-Mux/AD-Mux; x16D AA/D-Mux (Sheet 3 of 4)

Symbol Type       Signal Descriptions                                                                             Notes

OE#        Input  OUTPUT ENABLE: Flash- and SRAM-specific signal; low-true input.

F-RST#            When low, OE# enables the output drivers of the selected flash or SRAM die. When high, OE#
F-WAIT            disables the output drivers of the selected flash or SRAM die and places the output drivers in
WE#               High-Z.
D-WE#
           Input  FLASH RESET: Flash-specific signal; low-true input.
F-                When low, F-RST# resets internal operations and inhibits writes. When high, F-RST# enables
WP[2:1]#          normal operation.

F-DPD                    FLASH WAIT: Flash -specific signal; configurable-true output.
N-CLE      Output When asserted, F-WAIT indicates invalid output data. F-WAIT is driven whenever F-CE# and
N-ALE
N-RE#                    OE# are low. F-WAIT is High-Z whenever F-CE# or OE# is high.
N-RY/BY#
N-WE#                   WRITE ENABLE: Flash- and SRAM-specific signal; low-true input.
D-CKE      Input
D-BA[1:0]
D-RAS#                  When low, WE# enables Write operations for the enabled flash or SRAM die.
D-CAS#
           Input  LPSDRAM WRITE ENABLE: LPSDRAM-specific signal; low-true input.                                    2
D[2:1]-           D-WE#, together with A[MAX:0], D-BA[1:0], D-CKE, D-CS#, D-CAS#, and D-RAS#, define the
CS#               LPSDRAM command or operation. D-WE# is sampled on the rising edge of D-CLK.                       2
                                                                                                                    2
           Input  FLASH WRITE PROTECT: Flash-specific signals; low-true inputs.                                   2, 4
                  When low, F-WP# enables the Lock-Down mechanism. When high, F-WP# overrides the Lock-             2
                  Down function, enabling locked-down blocks to be unlocked with the Unlock command.              2, 5
                                                                                                                    2
                   F-WP1# is dedicated to flash die #1.                                                           2
                   F-WP2# is common to all other flash dies, if present. Otherwise it is RFU.                     2
                   For NOR/NAND stacked device, F-WP1# selects all NOR dies; F-WP2# selects all NAND dies.        2

                        FLASH DEEP POWER-DOWN: Flash-specific signal; configurable-true input.                      2
           Input

                        When enabled in the ECR, F-DPD is used to enter and exit Deep Power-Down mode.

                        NAND COMMAND LATCH ENABLE: NAND-specific signal; high-true input.
           Input

                        When high, N-CLE enables commands to be latched on the rising edge of N-WE#.

                        NAND ADDRESS LATCH ENABLE: NAND-specific signal; high-true input.
           Input

                        When high, N-ALE enables addresses to be latched on the rising edge of N-WE#.

           Input  NAND READ ENABLE: NAND-specific signal; low-true input.

                  When low, N-RE# enables the output drivers of the selected NAND die. When high, N-RE#
                  disables the output drivers of the selected NAND die and places the output drivers in High-Z.

                         NAND READY/BUSY: NAND-specific signal; low-true output.
           Output When low, N-RY/BY# indicates the NAND is busy performing a read, program, or erase

                         operation. When high, N-RY/BY# indicates the NAND device is ready.

                        NAND WRITE ENABLE: NAND-specific signal; low-true input.
           Input

                        When low, N-WE# enables Write operations for the enabled NAND die.

           Input  LPSDRAM CLOCK ENABLE: LPSDRAM-specific signal; high-true input.

                  When high, D-CKE indicates that the next D-CLK edge is valid. When low, D-CKE indicates that
                  the next D-CLK edge is invalid and the selected LPSDRAM die is suspended.

                        LPSDRAM BANK SELECT: LPSDRAM-specific input signals.
           Input

                        D-BA[1:0] selects one of four banks in the LPSDRAM die.

           Input  LPSDRAM ROW ADDRESS STROBE: LPSDRAM-specific signal; low-true input.

                  D-RAS#, together with A[MAX:0], D-BA[1:0], D-CKE, D-CS#, D-CAS#, and D-WE#, define the
                  LPSDRAM command or operation. D-RAS# is sampled on the rising edge of D-CLK.

           Input  LPSDRAM COLUMN ADDRESS STROBE: LPSDRAM-specific signal; low-true input.
                  D-CAS#, together with A[MAX:0], D-BA[1:0], D-CKE, D-CS#, D-RAS#, and D-WE#, define the
                  LPSDRAM command or operation. D-CAS# is sampled on the rising edge of D-CLK.

           Input  LPSDRAM CHIP SELECT: LPSDRAM-specific signal; low-true input.

                  When low, D-CS# selects the associated LPSDRAM memory die and starts the command input
                  cycle. When D-CS# is high, commands are ignored but operations continue.

                   D-CS#, together with A[MAX:0], D-BA[1:0], D-CKE, D-RAS#, D-CAS#, and D-WE#, define
                        the LPSDRAM command or operation. D-CS# is sampled on the rising edge of D-CLK.

                   D[2:1]-CS# are dedicated to LPSDRAM die #2 and die #1, respectively, if present.
                        Otherwise, any unused LPSDRAM chip selects should be treated as RFU.

Datasheet                                                                                                          April 2008
28                                                                                                                309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 7: Signal Descriptions, x16D Non-Mux/AD-Mux; x16D AA/D-Mux (Sheet 4 of 4)

    Symbol Type                               Signal Descriptions                                                      Notes

D-DM[1:0]   Input    LPSDRAM DATA MASK: LPSDRAM-specific signal; high-true input.                                        2, 3
                     When high, D-DM[1:0] controls masking of input data during writes and output data during
D-UDQS               reads.                                                                                                2
D-LDQS                                                                                                                 2, 4, 5
                      D-DM1 corresponds to the data on DQ[15:8].
S-CS1#                D-DM0 corresponds to the data on DQ[7:0].                                                        2, 3
S-CS2
S-UB#       Input /  LPSDRAM UPPER/LOWER DATA STROBE: DDR LPSDRAM-specific input/output signals.
S-LB#       Output   D-UDQS and D-LDQS provide as output the read-data strobes, and as input the write-data
                     strobes.

                      D-UDQS corresponds to the data on DQ[15:8].
                      D-LDQS corresponds to the data on DQ[7:0].

            Input    SRAM CHIP SELECTS: SRAM-specific signals; S-CS1# low-true input, S-CS2 high-true input.

                     When both are asserted, S-CS1# and S-CS2 select the SRAM die. When either is deasserted, the
                     SRAM die is deselected and its power is reduced to standby levels.

            Input    SRAM UPPER/LOWER BYTE ENABLES: SRAM-specific signals; low-true inputs.

                     When low, S-UB# enables DQ[15:8] and S-LB# enables DQ[7:0] during SRAM Read and Write
                     cycles. When high, S-UB# masks DQ[15:8] and S-LB# masks DQ[7:0].

Power Signals

F-VPP                    FLASH PROGRAM/ERASE VOLTAGE: Flash specific.
            Power

                         F-VPP supplies program or erase power to the flash die.

F1-VCC                   FLASH CORE POWER SUPPLY: Flash specific.
            Power

                         F1-VCC supplies the core power to the NOR flash die.

                     FLASH CORE POWER SUPPLY: Flash specific.

F2-VCC      Power F2-VCC supplies the core power to either 1) the NOR flash die in stack packages with multiple             6

                     NOR flash dies, or 2) NAND flash die in stack packages with NOR-NAND flash dies.

VCCQ                     I/O POWER SUPPLY: Global device I/O power.
            Power

                         VCCQ supplies the device input/output driver voltage.

D-VCC       Power    LPSDRAM CORE POWER SUPPLY: LPSDRAM specific.                                                           2

                     D-VCC supplies the core power to the LPSDRAM die.

S-VCC       Power    SRAM POWER SUPPLY: SRAM specific.                                                                      2

                     S-VCC supplies the core power to the SRAM die.

VSS         Groun DEVICE GROUND: Global ground reference for all signals and power supplies.

               d     Connect all VSS balls to system ground. Do not float any VSS connections.

                     DO NOT USE:

DU             -- Ball should not be connected to any power supplies, signals, or other balls. Ball can be left

                     floating.

RFU                      RESERVED FOR FUTURE USE:
               --

                         Reserved by Numonyx for future device functionality/enhancement. Ball must be left floating.

Notes:

1.      F4-CE# and A27 share the same package ball at location E6. Only one signal function is available, depending on the

        stacked device combination.

2.      Only available on stacked device combinations with NAND, SRAM, and/or LPSDRAM die; otherwise, treated as RFU.

3.      D-DM[1:0] and S-UB#/S-LB# share the same package balls at locations H8 and H9, respectively. Only one signal function

        for each ball location is available, depending on the stacked device combination.

4.      S-CS1# and N-RE# share the same package ball at location F6. Only one signal function is available, depending on the

        stacked device combination.

5.      S-CS2 and N-WE# share the same package ball at location H2. Only one signal function is available, depending on the

        stacked device combination.

6.      In stack packages with only one NOR flash die, this signal can be left floating.

4.3            Ballouts, x16C

4.3.1          x16C (107-Ball) Ballout, Non-Mux

April 2008                                                                                                             Datasheet
309823-10                                                                                                                         29
                                                                           NumonyxTM StrataFlash Cellular Memory (M18)

Figure 13: x16C (107-Ball) Electrical Ballout, Non-Mux

           Pin 1

                  1            2    3       4    5                      6  7     8     9

           A                   DU   N-CLE   A27  A26    P-VCC F-DPD              VSS   DU         A

           B      DU           A4   A18     A19  VSS F1-VCC F2-VCC A21                 A11        B

           C      N-ALE        A5   R-LB#   A23  VSS    S-CS2              CLK   A22   A12        C

           D      VSS          A3   A17     A24  F-VPP R-WE# P1-CS#              A9    A13        D

           E      VSS          A2   A7      A25 F-WP1# ADV#                A20   A10   A15        E

           F      F-WP2#       A1   A6      R-UB# F-RST# F-WE#             A8    A14   A16        F

           G      VCCQ         A0   DQ8     DQ2  DQ10   DQ5                DQ13  WAIT F2-CE#      G

           H      VSS     R-OE#     DQ0     DQ1  DQ3    DQ12               DQ14  DQ7   F2-OE# /   H
                                                                                        N-RE#

           J      RFU     S-CS1# /  F1-OE#  DQ9  DQ11   DQ4                DQ6   DQ15 VCCQ        J
                           N-WE#

           K      F4-CE# F1-CE# P2-CS# F3-CE#    S-VCC  P-VCC F2-VCC             VCCQ  P-Mode# /  K
                                                                                         P-CRE

           L      RFU     VSS       VSS     VCCQ F1-VCC VSS                VSS   VSS   VSS        L

           M      DU N-RY/BY# RFU           RFU  RFU    RFU                RFU   RFU   DU         M

                  1            2    3       4    5                      6  7     8     9

                                            Top View - Ball Side Down

                      Legend:                          Active Balls
                                               Reserved for Future Use

                                                       Do Not Use

Datasheet                                                                                             April 2008
30                                                                                                   309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

4.3.2          x16C (107-Ball) Ballout, AD-Mux

Figure 14: x16C (107-Ball) Electrical Ballout, AD-Mux

            Pin 1

                   1             2    3       4    5       6                        7       8     9

            A                    DU   N-CLE   A27  A26     P-VCC F-DPD                      VSS   DU         A

            B      DU            RFU  A18     A19  VSS     F1-VCC F2-VCC                    A21   RFU        B

            C      N-ALE         RFU  R-LB#   A23  VSS     S-CS2                    CLK     A22   RFU        C

            D      VSS           RFU  A17     A24  F-VPP R-WE# P1-CS#                       RFU   RFU        D

            E      VSS           RFU  RFU     A25  F-WP1# ADV#                      A20     RFU   RFU        E

            F      F-WP2#        RFU  RFU     R-UB# F-RST# F-WE#                    RFU     RFU   A16        F

            G      VCCQ          RFU  AD8     AD2  AD10    AD5                      AD13    WAIT F2-CE#      G

            H      VSS     R-OE#      AD0     AD1  AD3     AD12                     AD14    AD7   F2-OE# /   H
                                                                                                   N-RE#

            J      RFU     S-CS1# /   F1-OE#  AD9  AD11    AD4                      AD6     AD15  VCCQ       J
                            N-WE#

            K      F4-CE# F1-CE# P2-CS# F3-CE# S-VCC       P-VCC                    F2-VCC  VCCQ  P-Mode# /  K
                                                                                                    P-CRE

            L      RFU           VSS  VSS     VCCQ F1-VCC  VSS                      VSS     VSS   VSS        L

            M      DU N-RY/BY# RFU            RFU  RFU     RFU                      RFU     RFU   DU         M

                   1             2    3       4    5       6                        7       8     9

                        Legend:               Top View - Ball Side Down

                                                                     Active Balls
                                                           Reserved for Future Use

                                                                     Do Not Use

April 2008                                                                                                      Datasheet
309823-10                                                                                                                  31
                                                             NumonyxTM StrataFlash Cellular Memory (M18)

4.3.3         x16C (107-Ball) Ballout, AA/D-Mux

Figure 15: x16C (107-Ball) Electrical Ballout, AA/D-Mux

           Pin 1

                  1             2    3       4    5       6                        7     8     9

           A                    DU   N-CLE   RFU  RFU     P-VCC F-DPD                    VSS   DU         A

           B      DU            RFU  RFU     RFU  VSS     F1-VCC F2-VCC                  RFU   RFU        B

           C      N-ALE         RFU  R-LB#   RFU  VSS     S-CS2                    CLK   RFU   RFU        C

           D      VSS           RFU  RFU     RFU  F-VPP R-WE# P1-CS#                     RFU   RFU        D

           E      VSS           RFU  RFU     RFU  F-WP1# ADV#                      RFU   RFU   RFU        E

           F      F-WP2#        RFU  RFU     R-UB# F-RST# F-WE#                    RFU   RFU   RFU        F

           G      VCCQ          RFU  AD8     AD2  AD10    AD5                      AD13  WAIT F2-CE#      G

           H      VSS     R-OE#      AD0     AD1  AD3     AD12                     AD14  AD7   F2-OE# /   H
                                                                                                N-RE#

           J      RFU     S-CS1# /   F1-OE#  AD9  AD11    AD4                      AD6   AD15  VCCQ       J
                           N-WE#

           K      F4-CE# F1-CE# P2-CS# F3-CE#     S-VCC   P-VCC F2-VCC                   VCCQ  P-Mode# /  K
                                                                                                 P-CRE

           L      RFU           VSS  VSS     VCCQ F1-VCC  VSS                      VSS   VSS   VSS        L

           M      DU N-RY/BY# RFU            RFU  RFU F-ADV2# RFU                        RFU   DU         M

                  1             2    3       4    5       6                        7     8     9

                       Legend:               Top View - Ball Side Down

                                                                    Active Balls
                                                          Reserved for Future Use

                                                                    Do Not Use

Datasheet                                                                                                     April 2008
32                                                                                                           309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

4.4         Signal Descriptions x16C

Table 8: Signal Descriptions for x16C / x16C AD-Mux / x16C AA/D-Mux Ballout (Sheet 1
                      of 3)

Symbol Type                                   Signal Descriptions                                                    Notes

Address and Data Signals, Non-Mux

A[MAX:0]    Input    ADDRESS: Global device signals.
DQ[15:0]             Shared address inputs for all memory die during Read and Write operations.
ADV#                  4-Gbit: AMAX = A27 128-Mbit: AMAX = A22
                      2-Gbit: AMAX = A26 64-Mbit: AMAX = A21
                      1-Gbit: AMAX = A25 32-Mbit: AMAX = A20
                      512-Mbit: AMAX = A24 16-Mbit: AMAX = A19
                      256-Mbit: AMAX = A23 8-Mbit: AMAX = A18
                     Unused address inputs should be treated as RFU.

                          DATA INPUT/OUTPUTS: Global device signals.
            Input /
            Output Inputs data and commands during Write cycles, outputs data during Read cycles. Data signals

                          are High-Z when the device is deselected or its output is disabled.

            Input    ADDRESS VALID: Flash- and Synchronous PSRAM-specific signal; low-true input.

                     During synchronous flash Read operations, the address is latched on the rising edge of F-ADV#,
                     or on the first rising edge of F-CLK after F-ADV# goes low for devices that support up to 108
                     MHz, or on the last rising edge of F-CLK after F-ADV# goes low for devices that support up to
                     133 MHz.

                     In an asynchronous flash Read operation, the address is latched on the rising edge of ADV# or
                     continuously flows through while ADV# is low.

Address and Data Signals, AD-Mux

A[MAX:16]   Input    ADDRESS: Global device signals.
AD[15:0]             Shared address inputs for all memory die during Read and Write operations.
ADV#                  4-Gbit: AMAX = A27 128-Mbit: AMAX = A22
                      2-Gbit: AMAX = A26 64-Mbit: AMAX = A21
                      1-Gbit: AMAX = A25 32-Mbit: AMAX = A20
                      512-Mbit: AMAX = A24 16-Mbit: AMAX = A19
                      256-Mbit: AMAX = A23 8-Mbit: AMAX = A18
                     Unused address inputs should be treated as RFU.

            Input /  ADDRESS-DATA MULTIPLEXED INPUTS/ OUTPUTS: Global device signals.
            Output
                     During AD-Mux Write cycles, AD[15:0] are used to input the lower address followed by
                     commands or data. During AD-Mux Read cycles, AD[15:0] are used to input the lower address
                     followed by read-data output.

                     During NAND accesses, AD[7:0] is used to input commands, address-data, or write-data, and
                     output read-data.

                     AD[15:0] are High-Z when the device is deselected or its output is disabled.

            Input    ADDRESS VALID: Flash- and Synchronous PSRAM-specific signal; low-true input.

                     During synchronous flash Read operations, the address is latched on the rising edge of F-ADV#,
                     or on the first rising edge of F-CLK after F-ADV# goes low for devices that support up to 108
                     MHz, or on the last rising edge of F-CLK after F-ADV# goes low for devices that support up to
                     133 MHz.

                     In an asynchronous flash Read operation, the address is latched on the rising edge of ADV#.

Address and Data Signals, AAD-Mux

AD[15:0]    Input /  ADDRESS-DATA MULTIPLEXED INPUTS/ OUTPUTS: Global device signals.
            Output
                     During AAD-Mux flash Write cycles, AD[15:0] are used to input the upper address, lower
                     address, and commands or data. During AAD-Mux flash Read cycles, AD[15:0] are used to
                     input the upper address and lower address, and output read-data.
                     During NAND accesses, AD[7:0] is used to input commands, address-data, or write-data, and
                     output read-data.

                     AD[15:0] are High-Z when the device is deselected or its output is disabled.

April 2008                                                                                                           Datasheet
309823-10                                                                                                                       33
                                           NumonyxTM StrataFlash Cellular Memory (M18)

Table 8: Signal Descriptions for x16C / x16C AD-Mux / x16C AA/D-Mux Ballout (Sheet 2
                      of 3)

Symbol Type                                Signal Descriptions                                                       Notes

F-ADV2#     Input   FLASH ADDRESS VALID: Flash-specific signal; low-true input.
ADV#                During AAD-Mux flash accesses, the upper address is latched on the valid edge of CLK while
                    F-ADV2# is low; the lower address is latched on the valid edge of CLK while ADV# is low.
                    The upper address is always latched first, followed by the lower address.

Control Signals

F[4:1]-CE#  Input   FLASH CHIP ENABLE: Flash-specific signal; low-true input.

                    When low, F-CE# selects the associated flash memory die. When high, F-CE# deselects the
                    associated flash die. Flash die power is reduced to standby levels, and its data and F-WAIT
                    outputs are placed in a High-Z state.

                      F1-CE# is dedicated to flash die #1.

                      F[4:2]-CE# are dedicated to flash die #4 through #2, respectively, if present. Otherwise,
                          any unused flash chip enable should be treated as RFU.

                      For NOR/NAND stacked device, F1-CE# selects NOR die #1, F2-CE# selects NOR die #2
                          while F4-CE# selects NAND die #1 and NAND die #2 using virtual chip-select scheme, F3-
                          CE# selects NAND die #3 if present.

CLK         Input   CLOCK: Flash- and Synchronous PSRAM-specific input signal.

                    CLK synchronizes the flash and/or synchronous PSRAM with the system clock during
                    synchronous operations.

                    FLASH OUTPUT ENABLE: Flash-specific signal; low-true input.

                    When low, F-OE# enables the output drivers of the selected flash die. When high, F-OE#

F[2:1]-OE# Input    disables the output drivers of the selected flash die and places the output drivers in High-Z.   2

                     For NOR only stacked device, F[2:1]-OE# are common to all NOR dies in the device.

                     For NOR/NAND stacked device, F1-OE# enables all NOR dies, F2-OE# selects all NAND dies
                        if present.

                    RAM OUTPUT ENABLE: PSRAM- and SRAM-specific signal; low-true input.

R-OE#       Input When low, R-OE# enables the output drivers of the selected memory die. When high, R-OE#            1

                    disables the output drivers of the selected memory die and places the output drivers in High-Z.

F-RST#      Input   FLASH RESET: Flash-specific signal; low-true input.
                    When low, F-RST# resets internal operations and inhibits writes. When high, F-RST# enables
                    normal operation.

WAIT        Output  WAIT: Flash -and Synchronous PSRAM-specific signal; configurable true-level output.

                    When asserted, WAIT indicates invalid output data. When deasserted, WAIT indicates valid
                    output data.

                      WAIT is driven whenever the flash or the synchronous PSRAM is selected and its output
                          enable is low.

                      WAIT is High-Z whenever flash or the synchronous PSRAM is deselected, or its output
                          enable is high.

F-WE#       Input   FLASH WRITE ENABLE: Flash-specific signal; low-true input.
                    When low, F-WE# enables Write operations for the enabled flash die. Address and data are
                    latched on the rising edge of F-WE#.

                    RAM WRITE ENABLE: PSRAM- and SRAM-specific signal; low-true input.

R-WE#       Input When low, R-WE# enables Write operations for the selected memory die. Data is latched on the       1

                    rising edge of R-WE#.

F-WP[2:1]#  Input   FLASH WRITE PROTECT: Flash-specific signals; low-true inputs.
                    When low, F-WP# enables the Lock-Down mechanism. When high, F-WP# overrides the Lock-
                    Down function, enabling locked-down blocks to be unlocked with the Unlock command.

                      F-WP1# is dedicated to flash die #1.
                      F-WP2# is common to all other flash dies, if present. Otherwise it is RFU.
                      For NOR/NAND stacked device, F-WP1# selects all NOR dies, while F-WP2# selects all

                          NAND dies.

F-DPD                    FLASH DEEP POWER-DOWN: Flash-specific signal; configurable-true input.
            Input

                         When enabled in the ECR, F-DPD is used to enter and exit Deep Power-Down mode.

N-CLE       Input   NAND COMMAND LATCH ENABLE: NAND-specific signal; high-true input.                                1

                    When high, N-CLE enables commands to be latched on the rising edge of N-WE#.

Datasheet                                                                                                            April 2008
34                                                                                                                  309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 8: Signal Descriptions for x16C / x16C AD-Mux / x16C AA/D-Mux Ballout (Sheet 3
                      of 3)

Symbol Type                                   Signal Descriptions                                                  Notes

N-ALE                    NAND ADDRESS LATCH ENABLE: NAND-specific signal; high-true input.                           1
N-RE#       Input                                                                                                  1, 2
N-RY/BY#
N-WE#                    When high, N-ALE enables addresses to be latched on the rising edge of N-WE#.               1
P-CRE                                                                                                              1, 4
P-MODE#     Input  NAND READ ENABLE: NAND-specific signal; low-true input.                                         1, 3
                                                                                                                   1, 3
P[2:1]-CS#         When low, N-RE# enables the output drivers of the selected NAND die. When high, N-RE#
                   disables the output drivers of the selected NAND die and places the output drivers in High-Z.     1
S-CS1#
S-CS2                     NAND READY/BUSY: NAND-specific signal; low-true output.                                  1, 4
R-UB#       Output When low, N-RY/BY# indicates the NAND is busy performing a Read, Program, or Erase                1
R-LB#
                          operation. When high, N-RY/BY# indicates the NAND device is ready.

                         NAND WRITE ENABLE: NAND-specific signal; low-true input.
            Input

                         When low, N-WE# enables Write operations for the enabled NAND die.

            Input  PSRAM CONTROL REGISTER ENABLE: Synchronous PSRAM-specific signal; high-true input.

                   When high, P-CRE enables access to the Refresh Control Register (P-RCR) or Bus Control
                   Register (P-BCR). When low, P-CRE enables normal Read or Write operations.

            Input  PSRAM MODE#: Asynchronous only PSRAM-specific signal; low-true input.
                   When low, P-MODE# enables access to the configuration register, and to enter or exit Low-
                   Power mode. When high, P-MODE# enables normal Read or Write operations.

            Input  PSRAM CHIP SELECT: PSRAM-specific signal; low-true input.

                   When low, P-CS# selects the associated PSRAM memory die. When high, P-CS# deselects the
                   associated PSRAM die. PSRAM die power is reduced to standby levels, and its data and WAIT
                   outputs are placed in a High-Z state.

                     P1-CS# is dedicated to PSRAM die #1.

                     P2-CS# IS dedicated to PSRAM die #2. Otherwise, any unused PSRAM chip select should be
                         treated as RFU.

            Input  SRAM CHIP SELECTS: SRAM-specific signals; S-CS1# low-true input, S-CS2 high-true input.
                   When both S-CS1# and S-CS2 are asserted, the SRAM die is selected. When either S-CS1# or
                   S-CS2 is deasserted, the SRAM die is deselected.

            Input  RAM UPPER/LOWER BYTE ENABLES: PSRAM- and SRAM-specific signals; low-true inputs.
                   When low, R-UB# enables DQ[15:8] and R-LB# enables DQ[7:0] during PSRAM or SRAM Read
                   and Write cycles. When high, R-UB# masks DQ[15:8] and R-LB# masks DQ[7:0].

Power Signals

F-VPP                    FLASH PROGRAM/ERASE VOLTAGE: Flash specific.
            Power

                         F-VPP supplies program or erase power to the flash die.

                   FLASH CORE POWER SUPPLY: Flash specific.

F[2:1]-VCC Power F[2:1]-VCC supplies the core power to the flash die.                                              5

                   For NOR/NAND stacked device, F1-VCC is dedicated for all NOR dies, F2-VCC is dedicated for all

                   NAND dies.

VCCQ                     I/O POWER SUPPLY: Global device I/O power.
            Power

                         VCCQ supplies the device input/output driver voltage.

P-VCC       Power  PSRAM CORE POWER SUPPLY: PSRAM specific.                                                        1

                   P-VCC supplies the core power to the PSRAM die.

S-VCC       Power  SRAM POWER SUPPLY: SRAM specific.                                                               1

                   S-VCC supplies the core power to the SRAM die.

VSS         Groun DEVICE GROUND: Global ground reference for all signals and power supplies.

               d   Connect all VSS balls to system ground. Do not float any VSS connections.

                   DO NOT USE:

DU             -- Ball should not be connected to any power supplies, signals, or other balls. Ball can be left

                   floating.

RFU                      RESERVED for FUTURE USE:
               -- Reserved by Numonyx for future device functionality and enhancement. Ball must be left

                         floating.

April 2008                                                                                                         Datasheet
309823-10                                                                                                                     35
                                     NumonyxTM StrataFlash Cellular Memory (M18)

Notes:

1.      Only available on stacked device combinations with NAND, SRAM, and/or LPSDRAM die. Otherwise treated as RFU.

2.      F2-OE# and N-RE# share the same package ball at location H9. Only one signal function is available, depending on the

        stacked device combination.

3.      P-CRE and P-MODE# share the same package ball at location K9. Only one signal function is available, depending on the

        stacked device combination.

4.      S-CS1# and N-WE# share the same package ball at location J2. Only one signal function is available, depending on the

        stacked device combination.

5.      The F2-VCC signal applies to a NAND flash die if one exists; if not, the F2-VCC signal applies to the NOR flash die.

Datasheet                             April 2008
36                                   309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

4.5                Ballouts, x16 Split Bus

4.5.1              x16 Split Bus (165-Ball) Ballout, Non-Mux

Figure 16: x16 Split Bus (165 Active Ball) Electrical Ballout, Non-Mux

Pin 1                2         3         4      5                                  6       7         8           9         10        11          12
                1                                                                                                                                              A
                     DU        B: D-A2 B: D-A0 B: D-BA0 B: D-A11 B: D-A12 B: D-A8 B: D-A6 B: D-A4                                    DU
A

B           DU A: F-A15 B: D-A3 B: D-A1 B: D-BA1 B: D-WE# B: D-A13 B: D-A9 B: D-A7 B: D-A5 RFU                                                   DU          B

                                                A: F3- A: F4-                                                                        A: F-D7 / A: F-D14 /
                                                                                                                                     N-ADQ7 N-ADQ14
C A: F-A13 A: F-A14 A: F-A16 A: VSS CE# /                                          CE# / B: D-CKE B: D-A14 A: VSS          RFU                               C

                                                N2-CE# N1-CE#

D           A: F-A12 A: F-A22 A: F2-CE# B: D-A10 B: D-VCC                          B: D1-  B: D2-    B: D-       B: D-CLK  A: VSS A: F-D15 / A: F-D6 /       D
                                                                                    CE#     CE#      CLK#                                N-ADQ15 N-ADQ6

E A: F-A11 A: F-A21 A: N-R/B# A: F-DPD RFU                                         B: D-   B: D-     RFU         A: F-     A: VCCQ   RFU         A: F-D13 /  E
                                                                                   RAS#    CAS#                  WAIT                            N-ADQ13

F                                                                           Depop  Depop   Depop     A: F2-      A: VSS    A: VCCQ A: VSS        A: F-D5 /   F
            A: F-A10 A: F-A20 A: F-WE# A: VSS (Index)                              (RFU)   (RFU)     VCC /                                       N-ADQ5

                                                                                                     N-VCC

                                                           A: F-                   Depop   Depop     B: D-VCC    RFU       A: F- A: F-D12 / A: F-D4 /        G
G A: F-A9 A: F-A26 A: F-WP1# WP2# / RFU                                            (RFU)   (RFU)                           ADV# N-ADQ12 N-ADQ4

                                                         N-WP#

H           A: F-A8  A: F-A24  A: F-A25  A: VSS A: F1-CE#                          Depop   Depop     A: F1-      A: VSS    RFU       RFU A: F-CLK H
                                                                                   (RFU)   (RFU)      VCC

                                                                        A: F2-     Depop   Depop     RFU         RFU       A: F-OE#  A: F-D10 /  A: F-D11 /  J
J A: F-A18 A: F-A19 A: F-A23 A: N-CLE VCC /                                        (RFU)   (RFU)                                     N-ADQ10     N-ADQ11

                                                N-VCC

K           A: F-A7 A: F-A17   RFU       A: VSS B: D-VCC                           Depop   Depop     RFU         A: VSS    A: VCCQ A: VSS        A: F-D3 /   K
                                                                                   (RFU)   (RFU)                                                 N-ADQ3

L           A: F-A5 A: F-A6 A: N-ALE A: N-WE# A: F1-VCC A: N-RE# RFU                                 A: F-VPP    A: F-     A: VCCQ   RFU         A: F-D2 /   L
                                                                                                                 RST#                            N-ADQ2

M A: F-A3 A: F-A4              RFU       B: D- B: D-DM0                            B: D-   B: D-     B: D-       B: D-     A: VSS    A: F-D1 / A: F-D9 /     M
                                         VDDQ                                      VDDQ    VDDQ      DM1         VDDQ                N-ADQ1 N-ADQ9

N           A: F-A1 A: F-A2 B: D-VSS     B: D-  B: D-VSS                           A: VSS  B: D-VSS  B: D-       B: D-VSS  RFU       A: F-D8 / A: F-D0 /     N
                                         DQS0                                                        DQS 1                           N-ADQ8 N-ADQ0

P           DU       A: F-A0 B: D-D1 B: D-D3 B: D-D5 B: D-D7 B: D-D8 B: D-D10 B: D-D12 B: D-D14 RFU                                              DU          P

R                    DU        B: D-D0 B: D-D2 B: D-D4 B: D-D6 B: D-D9 B: D-D11 B: D-D13 B: D-D15 DU                                                         R

            1        2         3         4      5                                  6       7         8           9         10        11          12

                                                                                      Top View - Ball Side Down                                      B5173 -01

April 2008                                                                                                                                                   Datasheet
309823-10                                                                                                                                                               37
                                   NumonyxTM StrataFlash Cellular Memory (M18)

4.6              Signal Descriptions, x16 Split Bus

Table 9: Signal Descriptions, x16 Split Bus, Non-Mux (Sheet 1 of 4)

Symbol       Type                  Signal Descriptions                                                             Notes

Address and Data Signals, Non-Mux

F-A[MAX:0]   Input    FLASH ADDRESS: Flash device signals.
                      Dedicated address inputs for Flash memory die during read and write operations.
D-A[MAX:0]
F-DQ[15:0]             2-Gbit: AMAX = A26
D-DQ[15:0]             1-Gbit: AMAX = A25
                        512-Mbit: AMAX = A24
                        256-Mbit: AMAX = A23
                        128-Mbit: AMAX = A22
                      Unused address inputs are RFU.

             Input    LPSDRAM ADDRESS: LSPDRAM device signals.
                      Dedicated address inputs for LPSDRAM memory die during read and write operations.

                        A[12:0] are the row and A[9:0] are the column addresses for 512-Mbit LPSDRAM.
                        A[12:0] are the row and A[8:0] are the column addresses for 256-Mbit LPSDRAM.
                        A[11:0] are the row and A[8:0] are the column addresses for 128-Mbit LPSDRAM.
                      Unused address inputs are RFU.

             Input/   FLASH DATA INPUT/OUTPUTS: Flash device signals.
             Output    Inputs Flash data and commands during write cycles.
                        Outputs data during read cycles.
                        Data signals are High-Z when the device is deselected or its output is disabled.

             Input/   LPSDRAM DATA INPUT/OUTPUTS: LPSDRAM device signals.
             Output    Inputs LPSDRAM data and commands during write cycles.
                        Outputs data during read cycles.
                        Data signals are High-Z when the device is deselected or its output is disabled.

Address and Data Signals, A/D Mux

F-A[MAX:16]  Input    ADDRESS: Flash device signals.
                      Shared address inputs for all Flash memory die during Read and Write operations.

                        2-Gbit: AMAX = A26
                        1-Gbit: AMAX = A25
                        512-Mbit: AMAX = A24
                        256-Mbit: AMAX = A23
                        128-Mbit: AMAX = A22
                      Unused address inputs should be treated as RFU.

F-ADQ[15:0]  Input /  ADDRESS-DATA MULTIPLEXED INPUTS/ OUTPUTS: AD-Mux flash lower address and data
             Output   signals; LPSDRAM data signals.

                      During AD-Mux flash Write cycles, ADQ[15:0] are used to input the lower address followed by
                      commands or write-data.

                      During AD-Mux flash Read cycles, ADQ[15:0] are used to input the lower address followed by
                      read-data output.

                      During LPSDRAM accesses, ADQ[15:0] are used to input commands and write-data during
                      Write cycles or to output read-data during Read cycles.

                      During NAND accesses, ADQ[7:0] are used to input commands, address, or write-data, and to
                      output read-data.

                      ADQ[15:0] are High-Z when the flash is deselected or its output is disabled.

Control Signals

Datasheet                                                                                                   April 2008
38                                                                                                         309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 9: Signal Descriptions, x16 Split Bus, Non-Mux (Sheet 2 of 4)

Symbol      Type                              Signal Descriptions                                                   Notes

F-ADV#      Input   FLASH ADDRESS VALID: Flash-specific signal; low-true input.

F[4:1]-CE#          During synchronous flash Read operations, the address is latched on the rising edge of F-
                    ADV#, or on the first rising edge of F-CLK after F-ADV# goes low for devices that support up
F-CLK               to 108 MHz, or on the last rising edge of F-CLK after F-ADV# goes low for devices that support
D-CLK               up to 133 MHz.
D-CLK#
F-OE#               In an asynchronous flash Read operation, the address is latched on the rising edge of F-ADV#.
F-RST#
F-WAIT      Input   FLASH CHIP ENABLE: Flash-specific signal; low-true input.
F-WE#               When low, F-CE# selects the associated flash memory die.
N-WE#               When high, F-CE# deselects the associated flash die. Flash die power is reduced to standby
D-WE#               levels, and its data and F-WAIT outputs are placed in a High-Z state.

F-WP[2:1]#            F1-CE# is dedicated to flash die #1.
                      F[4:2]-CE# are dedicated to flash die #4 through #2, respectively, if present. Otherwise,
F-DPD
N-CLE                     treat any unused flash chip enable as RFU.
N-ALE                When NAND is used, F4-CE# is dedicated for NAND die 1 and NAND die 2. Otherwise, this

                          is RFU.

                         FLASH CLOCK: Flash-specific signal; configurable active-edge input.
            Input

                         F-CLK synchronizes the flash memory with the system clock during synchronous operations.

            Input   LPSDRAM CLOCK: LPSDRAM-specific signal; rising active-edge input.                               1

                    D-CLK synchronizes the LPSDRAM and DDR LPSDRAM with the system clock.

            Input   DDR LPSDRAM CLOCK: DDR LPSDRAM-specific signal; falling active-edge input.                      1

                    D-CLK# synchronizes the DDR LPSDRAM with the system clock.

            Input   FLASH OUTPUT ENABLE: Flash-specific signal; low-true input.
                      When low, OE# enables the output drivers of the selected flash die.
                      When high, OE# disables the output drivers of the selected flash die and places the
                          output drivers in High-Z.

            Input   FLASH RESET: Flash-specific signal; low-true input.
                      When low, F-RST# resets internal operations and inhibits writes.
                      When high, F-RST# enables normal operation.

            Output  FLASH WAIT: Flash-specific signal; configurable-true output.
                    When asserted, F-WAIT indicates invalid output data.

                      F-WAIT is driven whenever F-CE# and OE# is low.
                      F-WAIT is High-Z whenever F-CE# or OE# is high.

                         FLASH WRITE ENABLE: Flash-specific signal; low-true input.
            Input

                         When low, WE# enables write operations for the selected flash die.

            Input   NAND WRITE ENABLE: NAND-specific signal; low-true input.                                        1

                    When low, WE# enables write operations for the selected NAND die.

                         LPSDRAM WRITE ENABLE: LPSDRAM-specific signal; low-true input.
            Input D-WE#, together with A[MAX:0], D-BA[1:0], D-CKE, D-CS#, D-CAS#, and D-RAS#, define 1

                         the LPSDRAM command or operation. D-WE# is sampled on the rising edge of D-CLK.

            Input   FLASH WRITE PROTECT: Flash-specific signals; low-true inputs.
                    When low, F-WP# enables the Lock-Down mechanism.
                    When high, F-WP# overrides the Lock-Down function, enabling locked-down blocks to be
                    unlocked with the Unlock command.

                      F-WP1# is dedicated to flash die #1.
                      F-WP2# is used for NAND die when available. Otherwise, this signal is for all other NOR

                          die.

                         FLASH DEEP POWER-DOWN: Flash-specific signal; configurable-true input.
            Input

                         When enabled in the ECR, F-DPD is used to enter or exit Deep Power-Down mode.

            Input   NAND COMMAND LATCH ENABLE: NAND-specific signal; high-true input.                               1

                    When high, N-CLE enables commands to be latched on the rising edge of WE#.

            Input   NAND ADDRESS LATCH ENABLE: NAND-specific signal; high-true input.                               1

                    When high, N-ALE enables addresses to be latched on the rising edge of WE#.

April 2008                                                                                                         Datasheet
309823-10                                                                                                                     39
                                                                     NumonyxTM StrataFlash Cellular Memory (M18)

Table 9: Signal Descriptions, x16 Split Bus, Non-Mux (Sheet 3 of 4)

Symbol         Type                               Signal Descriptions                                                Notes

                       NAND READY/BUSY: NAND-specific signal; low-true output.

N-R/B#         Output   When low, N-RY/BY# indicates the NAND device is busy performing a read, program, or         1
N-RE#                      erase operations.
D-CKE
D-BA[1:0]               When high, N-RY/BY# indicates the NAND device is ready.
D-RAS#
D-CAS#                 NAND READ ENABLE: NAND-specific signal; drives the data onto the flash bus after the falling

D[2:1]-CE#     Output edge of N-RE#.                                                                                 1

D-DM[1:0]              This signal increments the internal column address and reads out each data.

D-DQS1         Input   LPSDRAM CLOCK ENABLE: LPSDRAM-specific signal; high-true input.
D-DQS0
                         When high, D-CKE indicates that the next D-CLK edge is valid.
S-CS1#                                                                                                                                                                     1
S-CS2#
S-UB#                   When low, D-CKE indicates that the next D-CLK edge is invalid and the selected LPSDRAM
S-LB#                        die is suspended.

               Input   LPSDRAM BANK SELECT: LPSDRAM-specific input signals.                                          1

                       D-BA[1:0] selects one of four banks in the LPSDRAM die.

                            LPSDRAM ROW ADDRESS STROBE: LPSDRAM-specific signal; low-true input.
               Input D-RAS#, together with A[MAX:0], D-BA[1:0], D-CKE, D-CS#, D-CAS#, and D-WE#, define 1

                            the LPSDRAM command or operation. D-RAS# is sampled on the rising edge of D-CLK.

                            LPSDRAM COLUMN ADDRESS STROBE: LPSDRAM-specific signal; low-true input.
               Input D-CAS#, together with A[MAX:0], D-BA[1:0], D-CKE, D-CS#, D-RAS#, and D-WE#, define 1

                            the LPSDRAM command or operation. D-CAS# is sampled on the rising edge of D-CLK.

                       LPSDRAM CHIP ENABLE: LPSDRAM-specific signal; low-true input.

                       When low, D-CS# selects the associated LPSDRAM memory die and starts the command input
                       cycle.

                       When D-CS# is high, commands are ignored but operations continue.

               Input    D-CS#, together with A[MAX:0], D-BA[1:0], D-CKE, D-RAS#, D-CAS#, and D-WE#,                 1

                       define the LPSDRAM command or operation. D-CS# is sampled on the rising edge of D-

                       CLK.

                        D[2:1]-CS# are dedicated to LPSDRAM die #2 and die #1, respectively, if present.
                           Otherwise, treat any unused LPSDRAM chip selects as RFU.

                       LPSDRAM DATA MASK: LPSDRAM-specific signal; high-true input.

                       When high, D-DM[1:0] controls masking of input data during writes and output data during

               Input reads.                                                                                          1

                        D-DM1 corresponds to the data on DQ[15:8].

                        D-DM0 corresponds to the data on DQ[7:0].

                       LPSDRAM UPPER/LOWER DATA STROBE: DDR LPSDRAM-specific input/output signals.

                       D-DQS1 and D-DQS0 provide as output the read data strobes, and as input the write data
               Input / strobes.
               Output                                                                                                1

                        D-DQS1 corresponds to the data on DQ[15:8].

                        D-DQS0 corresponds to the data on DQ[7:0].

                       SRAM CHIP SELECTS: SRAM-specific signals.

                        S-CS1# low-true input.

               Input    S-CS2# high-true input.                                                                     3

                        When both are asserted, S-CS1# and S-CS2 select the SRAM die.

                        When either is deasserted, the SRAM die is deselected and its power is reduced to
                           standby levels.

                       SRAM UPPER/LOWER BYTE ENABLES: SRAM-specific signals; low-true inputs.

               Input    When low, S-UB# enables DQ[15:8] and S-LB# enables DQ[7:0] during SRAM read and             2,3

                       write cycles.

                        When high, S-UB# masks DQ[15:8] and S-LB# masks DQ[7:0].

Power Signals

F-VPP                       FLASH PROGRAM/ERASE VOLTAGE: Flash specific.
               Power

                            F-VPP supplies program or erase power to the flash die.

Datasheet                                                                                                         April 2008
40                                                                                                               309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 9: Signal Descriptions, x16 Split Bus, Non-Mux (Sheet 4 of 4)

    Symbol  Type                              Signal Descriptions                                                  Notes

F[2:1]-VCC  Power  FLASH CORE POWER SUPPLY: Flash specific.
                   F-VCC supplies the core power to the flash die.

                     F1-VCC is dedicated for NOR die.
                     F2-VCC is used for NAND die when available. Otherwise, this signal is for NOR die. (When

                         NAND is available, the F2-VCC signal is named N-VCC.)

D-VCC       Power  LPSDRAM CORE POWER SUPPLY: LPSDRAM specific.                                                    1

                   D-VCC supplies the core power to the LPSDRAM die.

S-VCC                    SRAM POWER SUPPLY: SRAM specific.
            Power

                         S-VCC supplies the core power to the SRAM die.

VCCQ                      FLASH I/O POWER SUPPLY: Global device I/O power.
            Power

                          VCCQ supplies the device input/output driver voltage to the flash die.

D-VDDQ      Power  LPSDRAM I/O POWER SUPPLY: Global device I/O power.                                              1

                   VDDQ supplies the device input/output driver voltage to the LPSDRAM die.

VSS                       FLASH DEVICE GROUND: Global ground reference for all flash signals and power supplies.
            Ground

                          Connect all A: VSS balls to system ground. Do not float any VSS connections.

                   LPSDRAM DEVICE GROUND: Global ground reference for all LPSDRAM signals and power

D-VSS       Ground supplies.                                                                                       1

                   Connect all B: D-VSS balls to system ground. Do not float any VSS connections.

                   DO NOT USE:

DU          --     Do not connect this ball to any power supplies, signals, or other balls. This ball can be left

                   floating.

                   RESERVED for FUTURE USE:

RFU         --     Reserved by Numonyx for future device functionality and enhancement. This ball must be left

                   floating.

Notes:

6.      Available only on stacked device combinations with NAND, and/or LPSDRAM die. Otherwise, treat the signal as RFU.

April 2008                                                                                                         Datasheet
309823-10                                                                                                                     41
                                                                          NumonyxTM StrataFlash Cellular Memory (M18)

5.0            Maximum Ratings and Operating Conditions

5.1            Absolute Maximum Ratings

Warning:       Stressing the device beyond the Absolute Maximum Ratings may cause permanent
               damage. These are stress ratings only.

NOTICE: This document contains information available at the time of its release. The specifications are subject to change without
notice. Verify with your local Numonyx sales office that you have the latest datasheet before finalizing a design.

Table 10: Absolute Maximum Ratings

               Parameter                       Min                Max       Unit      Conditions                Notes

Temperature under Bias Expanded                30                +85       C                  --                1

Storage Temperature                            65               +125       C                  --                1

F-VCC Voltage                                  2.0           VCCQ + 2.0    V                   --              2,3
                                               2.0
VCCQ and P-VCC Voltage                         2.0           VCCQ + 2.0    V                   --              2,4

Voltage on any input/output signal (except                    VCCQ + 2.0    V                   --              2,4
VCC, VCCQ,and VPP)

F-VPP Voltage                                  2.0              +11.5      V                   --              2,3

ISH Output Short Circuit Current               --                 100       mA                  --                5

VPPH Time                                      --                 80        Hours                                 6

Block Program/Erase Cycles: Main Blocks        100,000            --        Cycles F-VPP = VCC or F-VPP = VPPH    6

Notes:

1.      Temperature is Ambient, not Case.

2.      Voltage is referenced to VSS.

3.      During signal transitions, minimum DC voltage may undershoot to 2.0 V for periods < 20 ns; maximum DC voltage

        may overshoot to VCC (max) + 2.0 V for periods < 20 ns.

4.      During signal transitions, minimum DC voltage may undershoot to 1.0 V for periods < 20 ns; maximum DC voltage

        may overshoot to VCCQ (max) + 1.0 V for periods < 20 ns.

5.      Output shorted for no more than one second. No more than one output shorted at a time.

6.      Operation beyond this limit may degrade performance.

5.2            Operating Conditions

Warning:       Operation beyond the "Operating Conditions" is not recommended and extended
               exposure beyond the "Operating Conditions" may affect device reliability.

Table 11: Operating Conditions

Symbol                            Description                         Min       Max             Unit  Conditions
                                                                      30       +85              C          --
TC         Operating Temperature (Case Temperature)                   +1.7      +2.0              V          --
VCC        VCC Supply Voltage                                         +1.7      +2.0              V          --
VCCQ       I/O Supply Voltage                                         +0.9      +2.0              V          --
VPPL       Programming Voltage (Logic Level)                          +8.5      +9.5              V          --
VPPH       Factory Programming Voltage (High Level)

Datasheet                                                                                              April 2008
42                                                                                                    309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

6.0            Electrical Characteristics

6.1            Initialization

               Proper device initialization and operation is dependent on the power-up/down
               sequence, reset procedure, and adequate power-supply decoupling. The following
               sections describe each of these areas.

6.1.1          Power-Up/Down Characteristics

               To prevent conditions that could result in spurious program or erase operations, the
               power-up/power-down sequence shown in Table 12 is recommended. Note that each
               power supply must reach its minimum voltage range before applying/removing the
               next supply voltage.

Table 12: Power-Up/Down Sequence

Power Supply        Power-Up Sequence                              Power-Down Sequence
     Voltage
               1st   1st                                      3rd  2nd
     VCC(min)  2nd  2nd*
    VCCQ(min)  3rd        1st*                Sequencing not                       2nd*  Sequencing not
     VPP(min)             2nd                     required*
                                                              2nd                        required*
                                                                             1st*

                                                              1st                  1st

               * Power supplies connected or sequenced together.

               Device inputs must not be driven until all supply voltages reach their minimum range.
               RST# should be low during power transitions.

Note:          If VCCQ is below VLKOQ, the device is reset.

6.1.2          Reset Characteristics

               During power-up and power-down, RST#should be asserted to prevent spurious
               program or erase operations. While RST#is low, device operations are disabled; all
               inputs such as address and control are ignored; and all outputs such as data and WAIT
               are placed in High-Z. Invalid bus conditions are effectively masked out.

               Upon power-up, RST#can be deasserted after tVCCPH, allowing the device to exit from
               reset. Upon exiting from reset, the device defaults to asynchronous Read Array mode,
               and the Status Register defaults to 0080h. Array data is available after tPHQV, or a bus-
               write cycle can begin after tPHWL.

               If RST#is asserted during a program or erase operation, the operation will abort and
               array contents at that location will be invalid.

               For proper system initialization, connect RST#to the low-true reset signal that asserts
               whenever the processor is reset. This will ensure the flash device is in the expected
               read mode (i.e., Read Array) upon startup.

6.1.3          Power Supply Decoupling

               High-speed flash memories require adequate power-supply decoupling to prevent
               external transient noise from affecting device operations, and to prevent internally-
               generated transient noise from affecting other devices in the system.

April 2008                                                                               Datasheet
309823-10                                                                                           43
                                                    NumonyxTM StrataFlash Cellular Memory (M18)

            Ceramic chip capacitors of 0.01 to 0.1 F capacitors should be used between all VCC,
            VCCQ, VPPsupply connections and system ground. These high-frequency, inherently
            low-inductance capacitors should be placed as close as possible to the device package,
            or on the opposite side of the printed circuit board close to the center of the device-
            package footprint.

            Larger (4.7 F to 33.0 F) electrolytic or tantulum bulk capacitors should also be
            distributed as needed throughout the system to compensate for voltage sags caused by
            circuit trace inductance.

            Transient current magnitudes depend on the capacitive and inductive loading on the
            device's outputs. For best signal integrity and device performance, high-speed design
            rules should be used when designing the printed-circuit board. Circuit-trace
            impedances should match output-driver impedance with adequate ground-return
            paths. This will help minimize signal reflections (overshoot/undershoot) and noise
            caused by high-speed signal edge rates.

6.2         DC Current Specifications

            The M18 device includes specifications for different lithographies, densities, and
            frequencies. For additional information on combinations, see Table 4, "M18 Product
            Litho/Density/Frequency Combinations" on page 10 in the Section 2.0, "Functional
            Description.

Table 13: DC Current Specifications (Sheet 1 of 3)

Sym         Parameter       Litho  Density  1.7 V 2.0 V  Unit  Test Conditions            Notes
                            (nm)    (Mbit)   Typ Max                                            1

ILI Input Load Current        90            --      1              VCC = VCC Max             1,2
ILO Output Leakage Current    65                           A VCCQ = VCCQ Max
                                            --      1
                                                                    VIN = VCCQ or VSS

                                                                    VCC = VCC Max
                                                           A VCCQ = VCCQ Max

                                                                    VIN = VCCQ or VSS

                                   256      35      95

                                   512      50      120

                                   128      45      115             VCC = VCCMax
                                                                    VCCQ = VCCQMax
ICCS VCC Standby                                           A CE# = VCCQ
                                                                    RST# = VCCQ or GND
                                   256      50      130             (for ICCS)
                                                                    WP# = VIH

                                   512      60      160

                                   1,024    70      185

                                   256      35      95

                            90

                                   512      50      120

                                                                 VCC = VCC Max

                                   128      45      115          VCCQ = VCCQ Max

ICCAPS APS                                                 A    CE# = VSSQ                 --
                                                                 RST# = VCCQ
                                   256      50      130

                            65                                   All inputs are at rail to
                                                                 rail (VCCQ or VSSQ).
                                   512      60      160

                                   1,024    70      185

Datasheet                                                                                    April 2008
44                                                                                          309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 13: DC Current Specifications (Sheet 2 of 3)

Sym         Parameter           Litho               Density  1.7 V 2.0 V  Unit  Test Conditions            Notes
                                (nm)                 (Mbit)   Typ Max

                                                                                  VCC = VCC Max

                                                                                  VCCQ = VCCQ Max

                                                                                  CE# = VCCQ

IDPD DPD                                                     2     30       A    RST# = VCCQ                8
                                                                                  ECR[15] = VCCQ

                                                                                  DPD = VCCQ or VSSQ

                                                                                  All inputs are at rail to

                                                                                  rail (VCCQ or VSSQ).

                                                                                  VCC = VCCMAX

ICCR    Average VCC Read: Asynchronous Single Word Read      25    30       mA CE# = VIL                     1,3,4,5
        f = 5 MHz, (1 CLK)                                                        OE# = VIH

                                                                                  Inputs: VIL or VIH

                                                                                  VCC = VCCMAX

ICCR    Average VCC Read:       Burst = 16 Word              11    15       mA CE# = VIL                     1,3,4,5
        Page Mode Read                                                            OE# = VIH

        f = 13 MHz, (17 CLK)

                                                                                  Inputs: VIL or VIH

                                Burst = 8 Word               22    32       mA VCC = VCCMAX
                                Burst = 16 Word
ICCR    Average VCC Read:       Burst = Continuous           19    26       mA CE# = VIL                     1,3,4,5
        Synchronous Burst Read
                                                                                  OE# = VIH
        f = 66 MHz, LC = 7

                                                             25    34       mA Inputs: VIL or VIH

                                Burst = 8 Word               26    36       mA VCC = VCCMAX
                                Burst = 16 Word
ICCR    Average VCC Read:       Burst = Continuous           23    30       mA CE# = VIL                     1,3,4,5
        Synchronous Burst Read
                                                                                  OE# = VIH
        f = 108 MHz, LC = 10

                                                             30    42       mA Inputs: VIL or VIH

                                Burst = 8 Word               26    35       mA VCC = VCCMAX
                                Burst = 16 Word
ICCR    Average VCC Read:       Burst = Continuous           24    33       mA CE# = VIL                     1,3,4,5
        Synchronous Burst Read
                                                                                  OE# = VIH
        f = 133 MHz, LC = 13

                                                             33    46       mA Inputs: VIL or VIH

ICCW,   VCC Program                                                               VPP = VPPL or VPP =        1,3,4,
ICCE    VCC Erase
ICCBC   VCC Blank Check                                      35    50       mA VPPH, program/erase in        5,7

                                                                                  progress

                                               256           35    95
                                90
                                                             50    120
                                               512

                                               128           45    115

ICCWS, VCC Program Suspend                     256                          A CE# = VCCQ; suspend in 1,3,6
ICCES VCC Erase Suspend         65                                                progress
                                                             50    130
                                               512
                                                             60    160

                                                    1,024    70    185

IPPS,  VPP Standby                                          0.2   5        A VPP = VPPL; suspend in        3
IPPWS,  VPP Program Suspend                                                       progress
IPPES   VPP Erase Suspend
                                                             2     15       A VPP  VCC                      3
IPPR   VPP Read

IPPW VPP Program                                             0.05  0.1      mA VPP = VPPL = VPPH,            3
                                                                                  program in progress

April 2008                                                                                                   Datasheet
309823-10                                                                                                               45
                                                                      NumonyxTM StrataFlash Cellular Memory (M18)

Table 13: DC Current Specifications (Sheet 3 of 3)

Sym             Parameter            Litho  Density             1.7 V 2.0 V    Unit      Test Conditions                   Notes
                                     (nm)    (Mbit)              Typ Max

IPPE VPP Erase                                                  0.05  0.1               mA VPP = VPPL = VPPH, erase             3
                                                                                           in progress

IPPBC VPP Blank Check                                           0.05  0.1               mA VPP = VPPL = VPPH, blank             3
                                                                                           check in progress

Notes:

1.      All currents are RMS unless noted. Typical values at typical VCC, TC = +25 C.

2.      ICCS is the average current measured over any 5 ms time interval 5 s after CE# is deasserted.

3.      Sampled, not 100% tested.

4.      VCC read + program current is the sum of VCC read and VCC program currents.

5.      VCC read + erase current is the sum of VCC read and VCC erase currents.

6.      ICCES is specified with the device deselected. If device is read while in erase suspend, current is ICCES plus ICCR

7.      ICCW, ICCE measured over typical or max times specified in Section 7.4, "Program and Erase

        Characteristics" on page 68

8.      IDPD is the current measured 40 s after entering DPD.

6.3          DC Voltage Specifications

Table 14: DC Voltage Specifications

                                     VCCQ                       1.7 V 2.0 V

Symbol          Parameter                                                               Unit Test Condition                  Notes

                                            Min                       Max

VIL          Input Low Voltage              0                         0.4                  --                                1

VIH          Input High Voltage             VCCQ 0.4                 VCCQ                 --                                --

                                                                                           VCC = VCCMIN

VOL          Output Low Voltage             --                        0.1                  VCCQ = VCCQMIN                    --

                                                                                           IOL = 100 A

                                                                                        V  VCC = VCCMIN

VOH          Output High Voltage            VCCQ 0.1                 --                   VCCQ = VCCQMIN                    --

                                                                                           IOH = 100 A

VPPLK        VPP Lock-Out Voltage           --                        0.4                  --                                2

VLKO         VCC Lock Voltage               1.0                       --                   --                                --

VLKOQ        VCCQ Lock Voltage              0.9                       --                   --                                --

Notes:

1.      During signal transitions, voltage can undershoot to 1.0 V and overshoot to maximum VCCQ+1.0 V for durations of < 2

        ns.

2.      VPP  VPPLK inhibits erase and program operations. Do not use VPPL and VPPH outside their valid ranges.

Datasheet                                                                                                             April 2008
46                                                                                                                   309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

6.4         Capacitance

Table 15: Capacitance

Symbol                Parameter                    Min  Typ  Max Unit  Condition         Notes

CIN         Input Capacitance (Address, CLK, CE#,  2    4    6         VIN = 0 - 2.0 V

            OE#, ADV#, WE#, WP#, DPD and RST#)                  pF                       1,2

COUT        Output Capacitance (Data and WAIT)     2    5    6         VOUT = 0 - 2.0 V

Notes:

1.      TC = +25C, f = 1 MHz.

2.      Sampled, not 100% tested.

3.      Silicon die capacitance only. Add 1 pF for discrete packages; for SCSP total capacitance equals 2 pF + sum of silicon die

        capacitance.

April 2008                                                                               Datasheet
309823-10                                                                                           47
                                                            NumonyxTM StrataFlash Cellular Memory (M18)

7.0        NOR Flash AC Characteristics

                      Timing symbols used in the timing diagrams within this document conform to the
                      following conventions:

Figure 17: Timing Symbol Notation Convention

                                 t E LQV

                        Source Signal                       Target State
                         Source State                       Target Signal

Table 16: Codes for Timing Signals and Timing States

                      Signal           Code                 State                   Code
                     Address              A                  High                      H
                  Data - Read             Q                   Low                      L
                  Data - Write            D                 High-Z                     Z
             Chip Enable (CE#)            E                 Low-Z                      X
           Output Enable (OE#)            G                  Valid                     V
            Write Enable (WE#)           W                  Invalid                    I
           Address Valid (ADV#)           V                                           --
                 Reset (RST#)             P                    --                     --
                  Clock (CLK)             C                    --                     --
                                          T                    --                     --
                       WAIT                                    --

Note:      Exceptions to this conventions include tACC and tAPA. tACC is a generic timing symbol
           that refers to the aggregate initial-access delay as determined by tAVQV, tELQV, and
           tGLQV (whichever is satisfied last) of the flash device. tAPA is specified in the flash
           device datasheet, and is the address-to-data delay for subsequent page-mode reads.

7.1        AC Test Conditions

Figure 18: AC Input/Output Reference Waveform

           VC CQ        V CCQ/2  V IH                                VCCQ/2 Output
                 Input
                                               Test Points
            0V
                                 V IL

                                    tRISE/FALL

Note: AC test inputs are driven at VCCQ for Logic `1' and 0.0 V for Logic `0'. Input/output timing begins and ends at VCCQ/2.

Datasheet                                                                            April 2008
48                                                                                  309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 17: AC Input Requirements

    Symbol  Parameter                                  Frequency                Min                       Max Unit      Condition

            Inputs rise/fall time (Address, CLK, CE#, @133MHz, 108MHz 0.3                                 1.2

tRISE/FALL  OE#, ADV#, WE#, WP#)                       @66MHz                0                            3    ns       VIL to VIH or VIH to VIL
tASKW                                                                                                                   At VCCQ/2
            Address-Address skew                                             0                            3

Figure 19: Transient Equivalent Testing Load Circuit

                                         Device                                Out
                                      Under Test
                                                                  CL

Notes:

1.      See the following table for component values.

2.      Test configuration component value for worst case speed conditions.

3.      CL includes jig capacitance.

Table 18: Test Configuration Component Value for Worst Case Speed Conditions

                                Test Configuration                                                             CL (pF)
1.7 V Standard Test                                                                                                30
2.0 V Standard Test                                                                                                30

Figure 20: Clock Input AC Waveform

                                                       R201                     R202

                              V IH

            CLK [C] VCCQ/2

                              VIL

                                                               R203

                                                                                      CL K IN P UT .v sd

7.2         Read Specifications

            Read specifications for 108 MHz and 133 MHz M18 devices are included here. For
            additional information on lithography, density, and frequency combinations, see
            Table 4, "M18 Product Litho/Density/Frequency Combinations" on page 10 in the
            Section 2.0, "Functional Description.

            Devices which support frequencies up to 133 MHz must meet additional timing
            specifications for synchronous reads (for address latching with CLK) as listed in
            Table 20, "AC Read, 133 MHz, VCCQ = 1.7 V to 2.0 V" on page 51.

April 2008                                                                                                              Datasheet
309823-10                                                                                                                          49
                                                          NumonyxTM StrataFlash Cellular Memory (M18)

Table 19: AC Read, 108 MHz, VCCQ = 1.7 V to 2.0 V (Sheet 1 of 2)

Nbr.       Symbol                         Parameter1                                     96 ns  Unit Notes
                                                                                    Min Max

Asynchronous Specifications

R1         tAVAV      Read cycle time                                               96    --    ns    --
R2         tAVQV      Address to output valid
R3         tELQV      CE# low to output valid                                       --    96    ns    --
R4         tGLQV      OE# low to output valid
R5         tPHQV      RST# high to output valid                                     --    96    ns    --
R6         tELQX      CE# low to output in low-Z
R7         tGLQX      OE# low to output in low-Z                                    --    20    ns    2
R8         tEHQZ      CE# high to output in high-Z
R9         tGHQZ      OE# high to output in high-Z                                  --    150   ns    --
R10                   Output hold from first occurring address, CE#, or OE# change
R11         tOH       CE# pulse width high                                          0     --    ns    3
R12        tEHEL      CE# low to WAIT valid
R13        tELTV      CE# high to WAIT high Z                                       0     --    ns    2,3
R14        tEHTZ      OE# high to WAIT valid (AD-Mux only)
R15        tGHTV      OE# low to WAIT valid                                         --    9     ns
R16        tGLTV      OE# low to WAIT in low-Z
R17        tGLTX      OE# low to WAIT in high-Z (non-mux only)                      --    9     ns    3
           tGHTZ
                                                                                    0     --    ns

                                                                                    7     --    ns    --

                                                                                    --    11    ns    --

                                                                                    --    9     ns    3

                                                                                    --    7     ns    --

                                                                                    --    7     ns    --

                                                                                    0     --    ns    3

                                                                                    0     9     ns    3

Latching Specifications

R101       tAVVH      Address setup to ADV# high                                    5     --    ns    --
R102       tELVH      CE# low to ADV# high
R103       tVLQV      ADV# low to output valid                                      9     --    ns    --
R104       tVLVH      ADV# pulse width low
R105       tVHVL      ADV# pulse width high                                         --    96    ns    --
R106       tVHAX      Address hold from ADV# high
R107       tVHGL      ADV# high to OE# low (AD-Mux only)                            7     --    ns    --
R108        tAPA      Page address access (non-mux only)
R111       tPHVH      RST# high to ADV# high                                        7     --    ns    --

                                                                                    5     --    ns    4

                                                                                    7     --    ns    --

                                                                                    --    15    ns    --

                                                                                    30    --    ns    --

Clock Specifications

R200       fCLK       CLK frequency                                                 --    108   MHz   --
R201       tCLK       CLK period
                                                                                    9.26  --    ns    --

R202       tCH/CL CLK high/low time                                                             CLK
                                                                                    0.45 0.55 period  --

R203       tFCLK/RCLK CLK fall/rise time                                            0.3   1.2   ns    --

Synchronous Specifications

R301       tAVCH      Address setup to CLK high                                     5     --    ns    --
R302       tVLCH      ADV# low setup to CLK high
                                                                                    5     --    ns    --

Datasheet                                                                                              April 2008
50                                                                                                    309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 19: AC Read, 108 MHz, VCCQ = 1.7 V to 2.0 V (Sheet 2 of 2)

    Nbr.    Symbol                            Parameter1                               96 ns                Unit Notes
                                                                                  Min Max

    R303    tELCH   CE# low setup to CLK high                                     5                    --   ns          --

    R304    tCHQV CLK to output valid                                             --                   7    ns          --

    R305    tCHQX Output hold from CLK high                                       2                    --   ns          --

    R306    tCHAX   Address hold from CLK high                                    5                    --   ns          4

    R307    tCHTV   CLK high to WAIT valid                                        --                   7    ns          --

    R311    tCHVL   CLK high to ADV# Setup                                        2                    --   ns          --

    R312    tCHTX   WAIT hold from CLK                                            2                    --   ns          --

Notes:

1.        See Figure 18, "AC Input/Output Reference Waveform" on page 48 for timing measurements and

          maximum allowable input slew rate.

2.        OE# may be delayed by up to tELQV tGLQV after CE#'s falling edge without impact to tELQV.

3.        Sampled, not 100% tested.

4.        Address hold in synchronous burst mode is tCHAX or tVHAX, whichever timing specification is satisfied first.

Table 20: AC Read, 133 MHz, VCCQ = 1.7 V to 2.0 V (Sheet 1 of 2)

    Nbr.    Symbol                            Parameter1                               96 ns                Units Notes
                                                                                  Min Max

Asynchronous Specifications

    R1      tAVAV   Read cycle time                                               96                   --   ns          --
    R2      tAVQV   Address to output valid
    R3      tELQV   CE# low to output valid                                       --                   96   ns          --
    R4      tGLQV   OE# low to output valid
    R5      tPHQV   RST# high to output valid                                     --                   96   ns          --
    R6      tELQX   CE# low to output in low-Z
    R7      tGLQX   OE# low to output in low-Z                                    --                   7    ns          2
    R8      tEHQZ   CE# high to output in high-Z
    R9      tGHQZ   OE# high to output in high-Z                                  --                   150  ns          --
    R10             Output hold from first occurring address, CE#, or OE# change
    R11      tOH    CE# pulse width high                                          0                    --   ns          3
    R12     tEHEL   CE# low to WAIT valid
    R13     tELTV   CE# high to WAIT high Z                                       0                    --   ns          2,3
    R14     tEHTZ   OE# high to WAIT valid (AD-Mux only)
    R15     tGHTV   OE# low to WAIT valid                                         --                   7    ns
    R16     tGLTV   OE# low to WAIT in low-Z
    R17     tGLTX   OE# high to WAIT in high-Z (non-mux only)                     --                   7    ns          3
            tGHTZ
                                                                                  0                    --   ns

                                                                                  7                    --   ns          --

                                                                                  --                   8    ns          --

                                                                                  --                   7    ns          3

                                                                                  --                   5.5  ns          --

                                                                                  --                   5.5  ns          --

                                                                                  0                    --   ns          3

                                                                                  0                    7    ns          3

Latching Specifications

    R101    tAVVH   Address setup to ADV# high                                    5                    --   ns          --
    R102    tELVH   CE# low to ADV# high
    R103    tVLQV   ADV# low to output valid                                      7                    --   ns          --

                                                                                                       96   ns          --

April 2008                                                                                                              Datasheet
309823-10                                                                                                                          51
                                                                    NumonyxTM StrataFlash Cellular Memory (M18)

Table 20: AC Read, 133 MHz, VCCQ = 1.7 V to 2.0 V (Sheet 2 of 2)

    Nbr.   Symbol                                Parameter1              96 ns                              Units Notes
                                                                    Min Max

    R104   tVLVH      ADV# pulse width low                          7                                  --   ns      --
    R105   tVHVL      ADV# pulse width high
    R106   tVHAX      Address hold from ADV# high                   7                                  --   ns      --
    R107   tVHGL      ADV# high to OE# low (AD-Mux only)
    R108    tAPA      Page address access (non-mux only)            5                                  --   ns      --
    R111   tPHVH      RST# high to ADV# high
                                                                    2                                  --   ns      --

                                                                    --                                 15   ns      --

                                                                    30                                 --   ns      --

Clock Specifications

    R200   fCLK       CLK frequency                                 --                                 133  MHz     --
    R201   tCLK       CLK period
                                                                    7.5                                --   ns      --

    R202   tCH/CL CLK high/low time                                 0.45 0.55                               CLK     4

                                                                                                            Period

    R203   tFCLK/RCLK CLK fall/rise time                            0.3                                1.2  ns      --

Synchronous Specifications

    R301   tAVCH      Address setup to CLK high                     2                                  --   ns      --

    R302   tVLCH      ADV# low setup to CLK high                    2                                  --   ns      --

    R303   tELCH      CE# low setup to CLK high                     2.5                                --   ns      --

    R304   tCHQV      CLK to output valid                           --                                 5.5  ns      --

    R305   tCHQX Output hold from CLK high                          2                                  --   ns      --

    R306   tCHAX Address hold from CLK high                         2                                  --   ns      --

    R307   tCHTV      CLK high to WAIT valid                        --                                 5.5  ns      --

    R311   tCHVL      CLK high to ADV# Setup                        2                                  --   ns      --

    R312   tCHTX      WAIT hold from CLK high                       2                                  --   ns      --

    R313   tCHVH      ADV# hold from CLK high                       2                                  --   ns      --

    R314   tCHGL      CLK to OE# low (AD-Mux only)                  2                                  --   ns      --

    R315   tACC       Read access time from address latching clock  96                                 --   ns      --

    R316   tVLVH      ADV# pulse width low for sync reads           1                                  2    clks    --

    R317   tVHCH      ADV# high to CLK high                         2                                  --   ns      --

Notes:

1.        See Figure 18, "AC Input/Output Reference Waveform" on page 48 for timing measurements and

          maximum allowable input slew rate.

2.        OE# may be delayed by up to tELQV tGLQV after CE#'s falling edge without impact to tELQV.

3.        Sampled, not 100% tested.

7.2.1      Read Timing Waveforms

           The following sections show the timing waveforms for Asynchronous and Synchronous
           read specifications for Non-Mux and AD-Mux M18 devices.

           The Synchronous read timing waveforms apply to both the 108 and 133 MHz devices.
           However please note that M18 devices which only support up to 108 MHz need not
           meet the R313 to R317 timing specifications.

Datasheet                                                                                                            April 2008
52                                                                                                                  309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

            Please note that the WAIT signal polarity in all the timing waveforms is low-true
            (RCR10 = 0). WAIT is shown as de-asserted with valid data (RCR8 = 0). WAIT is de-
            asserted during asynchronous reads.

Table 21: List of Read Timing waveforms

              M18 Device                                                                            Description
Non-Mux                            Async Page-Mode Read
                                   Synchronous 8- or 16-word Burst Read
ADMux                              Synchronous Continuous Mis-aligned Burst Read
                                   Synchronous Burst with Burst-Interrupt
                                   Async Single-Word Read
                                   Synchronous 8- or 16-word Burst Read
                                   Synchronous Continuous Mis-aligned Burst Read
                                   Synchronous Burst with Burst-Interrupt

7.2.2       Timings: Non-Mux Device, Async Read

Figure 21: Async Page-Mode Read (Non-Mux)

                                                                                                                         R1
                                                            R2
                                                     R106

A[MAX:4]

A[3:0]

            R101

                     R111
            R105

                             R104

                                                            R103

ADV#        R102                                                                                                                                     R11
CE#                                                     R3                                                                                        R13
OE#
                                                                  R4                                                                                   R17
WAIT
                                   R12                                                                                                                 R9
                                                R15                                                                                                 R8
                                               R16                                                                                             R10

                                                R7                                                                           R108  R108  R108
                                   R6                                                                                        R10   R10   R10

DQ[15:0]                                                R5
   RST#

April 2008                                                                                                                                     Datasheet
309823-10                                                                                                                                                 53
                                                                                                                                             NumonyxTM StrataFlash Cellular Memory (M18)

7.2.3                        Timings: Non-Mux Device, Sync Read

Figure 22: Sync Single-Word Array/Non-Array Read, 108 MHz

                                                     R301                R306                         Latency Count
                                                                                               R2
           CLK [C]
                                                                                               R3
           Address [A]                               R101                R106                           R4
                                                     R104
              ADV# [V]                  R105

                CE# [E]                              R303
               OE# [G]                                    R102
              WAIT [T]
                                                                                     R7                                                      R307                         R13
                                                                         R16                                                                  R304

                                                                                                                                                                          R8

                                                                                                                                                               R305       R9

           Data [D/Q]

Figure 23: Synchronous 8- or 16-word Burst Read (Non-Mux)

                                                     Latency Count                                                                      R1
                                                                                               R201
    CLK                                                                                  R202

                             R306                                                                     R202

                      R302                                                                                                             R105

A[MA X:0]

                      R301
                       R101

                      R104                     R106
                      R316                  R317

                R311                    R313
    ADV#

     CE#                 R102                                                            R307                                                                  R307                         R11
     OE#              R303                                                                                                                                          R312
                                                                                                                                                                                            R13
    WAIT                    R16                                                                                                                                                R17
                                   R15
                                                                                                                                                                                          R8
                                R12                                                                                                                                                 R9

                                                                   R315                  R304
                                                     R7
                                                                                                    R305                                                 R305
                                                                R4                             R304                                                 R304
                                                             R103
DQ[15:0]              R111                                  R3
   RST #                                                    R2

                                                           R5

Notes:

1.         8-word and 16-word burst are always wrap-only.

Datasheet                                                                                                                                                                                         April 2008
54                                                                                                                                                                                               309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

2.            R2, R3 and R103 apply to legacy-latching only; R315 and R316 apply to clock-only latching only.

3.            For legacy-latching (ADV# OR CLK latching), ADV# can be held low throughout the synchronous read operation.

                                                                                                           .

Figure 24: Synchronous Continuous Mis-aligned Burst (Non-Mux)

                                                Latency Count                                                                 R1
                                                                    R201
                                                               R202

                                                                          R202

    CLK

                                R306

                     R302

A[MAX:0]

                            R301                                                      R105
                     R101
               R311
    ADV#                                  R106
                                       R317
                      R104
                      R316
                                   R313

                          R102                                                                                                                                                      R11
                       R303

    CE#

      OE#                 R12                                  R307                                                               R307                  R307                               R13
    WAIT                     R15                                                                                                       R312                  R312              R17

                     R16

                                                      R315                                                                                                                          R10
                                                    R4
                        R7                       R103                                                                                                                          R10
                     R6
                                                 R2            R304                                                                                                            R9
                     R111                        R3
                                                                             R305                                                                                        R305
                                                R5                      R304
                                                                                                                                                                         R304       R8

    DQ[15:0]                                                         Q             Q  Q                                                      End of WL             Q  Q        Q
       RST #

Notes:

1.            R2, R3 and R103 apply to legacy-latching only; R315 and R316 apply to clock-only latching only.

2.            For legacy-latching (ADV# OR CLK latching), ADV# can be held low throughout the synchronous read operation.

April 2008                                                                                                                                                                                      Datasheet
309823-10                                                                                                                                                                                                  55
                                                                                       NumonyxTM StrataFlash Cellular Memory (M18)

                      .
Figure 25: Sync Burst with Burst-Interrupt (Non-Mux)

                                           Latency Count         R202
                                                                           R1
                                                           R315
                                                       R4                R201
                                                    R103                         R202
                                                   R2
      CLK        R302       R306                   R3                                                              R302        R306
A[MAX:0]                                        R5
                 R301                R106                                                                          R301                       R10
    ADV#           R101            R317                                                                              R101            R313
      CE#                   R313
                      R104                                                                                              R104
                      R316                                                                                   R311       R316

           R311                                                  R105

                 R303                                                                                      R11           R102
                      R102
                                                                                                                   R303

      OE#                    R12                                 R307                                                             R307
    WAIT             R16                                                                                                       R312

                                 R15

                     R7

                 R6                                              R304

                                                                                               R304                            R305
                                                                                          R305

DQ[15:0]                                                                               Q             Q  Q                Q
   RST#
                 R111

Notes:

1.         R2, R3 and R103 apply to legacy-latching only; R315 and R316 apply to clock-only latching only

2.         For legacy-latching (ADV# OR CLK latching), ADV# can be held low throughout the synchronous read operation.

3.         A burst can be interrupted by toggling CE# or ADV#. If ADV# interrupts burst, then R105 applies.

Datasheet                                                                                                                       April 2008
56                                                                                                                             309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

7.2.4             Timings: AD-Mux Device, Async Read

Figure 26: Async Single-Word Read (AD-Mux)

A[MAX:16]                                                   R1                                                          R1
A/DQ[15:0]                               R2                                                           R2
                        A
                                                                                    A
                                            R7
                        A                                        Q                                      R7                    Q
                                                                                    A
                                                                           R10                                                          R10
                                                                             R8     R101  R106                                            R8
                                                                               R11                                                         R9
                  R101  R106                                                  R9
                                                                                                                                        R13
                  R111                                                     R13

                        R103

                  R104                                                              R104

            R105                                                                          R103

ADV#

CE#                R102                                                             R102
OE#                                       R3                                                                R3
WAIT
RST#                                                    R4                                                                R4
                                 R107                                                              R107

                  R12                                                               R12

                                    R5

Note: Diagram shows back-to-back read operations.

April 2008                                                                                                                                     Datasheet
309823-10                                                                                                                                                 57
                                                                                                                                          NumonyxTM StrataFlash Cellular Memory (M18)

7.2.5                   Timings: AD-Mux Device, Sync Read

                                                                                                            .

Figure 27: Synchronous 8- or 16-word burst read (AD-Mux)

                                                          Latency Count                                                   R1
                                                                                                                         R201
                                                                                                                 R202

                                                                                                                                 R202

    CLK

A[MAX:16]                               A                                                                                                                               A

                  R302                     R306                             R315                                 R304                         R304
                                                                    R2                                                                    R305

                                                                                                                                                                R302        R306

A/DQ[15:0]                              A                                                                                              Q            Q  Q                A

                  R301                     R313                                                                                                                 R301        R313
                    R101                                                                                                                                          R101               R10
                                                    R106
                      R104                       R317
                      R316
                                                                    R103                                                                                  R311        R104
                                                                                                                                                                      R316
            R311                                                                                                 R105

    ADV#

                              R303                                                                                                                              R303
                                   R102
                                                                                            R3                                                            R11         R102

    CE#

                                                              R107                              R7                                                         R10
                                                          R314                                               R4                                           R9

    OE#

                                                                                                                 R307

                                   R12                                                              R15
    WAIT                                                                                        R16

                                  R111
                                                                                           R5

    RST#

Notes:

1.          8-word and 16-word burst are always wrap-only.

2.          R2, R3 and R103 apply to legacy-latching only; R315 and R316 apply to clock-only latching only.

Datasheet                                                                                                                                                                          April 2008
58                                                                                                                                                                                309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 28: Synchronous Continuous Mis-Aligned Burst (AD-Mux)

                                                                                                                                           R1

                                                 Latency Count                                       R201
                                                                                                R202

                                                                                                          R202

        CLK

    A[MAX:16]         A

                                  R306                                 R315                                        R304                                                                                         R304
                                                                   R2                                                   R305                                                                                         R305
                      R302
                               A                                                                R304

    A/DQ[15:0]                                                                                                  Q             Q            Q                            End of WL                Q           Q             Q

                       R104                                                                                                                R105
                             R301

                      R101
                                          R106

                                       R317
                       R316

                                                                   R103

               R311                     R313
    ADV#

                              R102                                                                                                                                                                                         R11
                                                                    R3                                                                                                                                                   R8

                          R303                                                                                                                                                                                             R10

        CE#                                                                                                                                                                                                     R10
                                                                                                                                                                                                                    R9
                                                             R107            R7
                                                         R314                         R4                                                                                                                                   R13
                                                                                                                                                                                                                  R14
        OE#

                                                                                                R307                                           R307                                   R307
                                                                                                                                                    R312                                   R312
                                                                                R15
                           R12                                               R16
    WAIT

                          R111
                                                                R5

    RST#

Note: R2, R3 and R103 apply to legacy-latching only; R315 and R316 apply to clock-only latching only.

Figure 29: Synchronous Burst with Burst-Interrupt (AD-Mux)

                                                                             Latency Count                                                    R1
                                                                                                                                             R201
                                                                                                                                     R202

                                                                                                                                                     R202

    CLK

    A[MAX:16]                           A                                                                                                                                                                                     A

                      R302                 R306                                            R315                                      R304                         R304
                                                                                   R2                                                                         R305

                                                                                                                                                                                                                R302             R306

    A/DQ[15:0]                          A                                                                                                                  Q                       Q                Q                         A

                      R301                    R313                                                                                                                                                              R301             R313
                        R101                                                                                                                                                                                      R101                    R10
                                                        R106
                          R104                      R317
                          R316
                                                                                   R103                                                                                                                R311                R104
                                                                                                                                                                                                                           R316
                R311                                                                                                                 R105

    ADV#

                              R303                                                                                                                                                                              R303
                                   R102
                                                                                            R3                                                                                                         R11                 R102

    CE#

                                                                             R107                                  R7                                                                                   R10
                                                                         R314                                                    R4                                                                    R9

    OE#

                                                                                                                                     R307

                                   R12                                                                                 R15
    WAIT                                                                                                           R16

                                   R111
                                                                                           R5

    RST#

Notes:

1.              R2, R3 and R103 apply to legacy-latching only (ADV# OR CLK latching); R315 and R316 apply to clock-only latching only

2.              A burst can be interrupted by toggling CE# or ADV#.

April 2008                                                                                                                                                                                                                             Datasheet
309823-10                                                                                                                                                                                                                                         59
                                                                         NumonyxTM StrataFlash Cellular Memory (M18)

7.3         Write Specifications

            The M18 device includes specifications for different lithographies, densities, and
            frequencies. For additional information on combinations, see Table 4, "M18 Product
            Litho/Density/Frequency Combinations" on page 10 in the Section 2.0, "Functional
            Description.

Table 22: AC Write Specifications

    Number  Symbol                          Parameter (1, 2)             Min                      Max Units          Notes

W1          tPHWL     RST# high recovery to WE# low                      150                      --  ns             1,2,3
W2          tELWL     CE# setup to WE# low
W3          tWLWH     WE# write pulse width low                          0                        --  ns             1,2
W4          tDVWH     Data setup to WE# high
W5          tAVWH     Address setup to WE# high                          40                       --  ns             1,2,4
W6          tWHEH     CE# hold from WE# high
W7          tWHDX     Data hold from WE# high                            40                       --  ns
W8          tWHAX     Address hold from WE# high (non-mux only)
W9          tWHWL     WE# pulse width high                               40                       --  ns
W10         tVPWH     VPP setup to WE# high
W11         tQVVL     VPP hold from Status read                          0                        --  ns             1,2
W12         tQVBL     WP# hold from Status read
W13         tBHWH     WP# setup to WE# high                              0                        --  ns
W14         tWHGL     WE# high to OE# low
W15         tVLWH     ADV# low to WE# high (AD-Mux only)                 0                        --  ns
W16         tWHQV     WE# high to read valid
                                                                         20                       --  ns             1,2,5

                                                                         200                      --  ns

                                                                         0                        --  ns
                                                                                                                    1,2,3,7
                                                                         0                        --
                                                                                                      ns

                                                                         200                      --  ns

                                                                         0                        --  ns             1,2,8

                                                                         55                       --  ns             1,2

                                                                         tAVQV+30                 --  ns     1,2,3,9

Write to Synchronous Read Specifications

W19         tWHCH     WE# high to Clock high                             15                       --  ns     1,2,3,6,9
W27         tWHEL     WE# high to CE# low
W28         tWHVL     WE# high to ADV# low                               9                        --  ns     1,2,3,6,9

                                                                         7                        --  ns     1,2,3,6,9

Bus Write with Active Clock Specifications

W21         tVHWL     ADV# high to WE# low                               --                       27  ns
W22         tCHWL     Clock high to WE# low
                                                                                                             1,2,10,11

                                                                         --                       27  ns

Notes:

1.      Write timing characteristics during erase suspend are the same as write-only operations.

2.      A write operation can be terminated with either CE# or WE#.

3.      Sampled, not 100% tested.

4.      Write pulse width low (tWLWH or tELEH) is defined from CE# or WE# low (whichever occurs last) to CE# or WE# high

        (whichever occurs first). Hence, tWLWH = tELEH = tWLEH = tELWH.

5.      Write pulse width high (tWHWL or tEHEL) is defined from CE# or WE# high (whichever occurs first) to CE# or WE# low

        (whichever occurs last). Hence, tWHWL = tEHEL = tWHEL = tEHWL).

6.      tWHCH must be met when transitioning from a write cycle to a synchronous burst read. In addition there must be a CE#

        toggle after WE# goes high.

7.      VPP and WP# should be at a valid level until erase or program success is determined.

8.      When doing a Read Status operation following any command that alters the Status Register data, W14 is 20ns.

9.      Add 10ns if the write operations results in a RCR or block lock status change, for the subsequent read operation to reflect

        this change.

10.     This specification is applicable only if the part is configured in synchronous mode and an active clock is running. Either

        tVHWL or tCHWL must be met depending on the whether the address is latched on ADV# or CLK.

11.     These specifications are not applicable to 133 MHz devices.

Datasheet                                                                                                     April 2008
60                                                                                                           309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

7.3.1       Write Timing Waveforms

            The following sections show the timing waveforms for write specifications and write-to-
            read and read-to-write transitions for Non-Mux and AD-Mux M18 devices.

            The Synchronous read timings apply to both the 108 and 133 MHz devices. However
            please note that M18 devices which only support up to 108 MHz need not meet the
            R313 to R317 timing specifications.

            Please note that the WAIT signal polarity in all the timing waveforms is low-true
            (RCR10 = 0). WAIT is de-asserted during asynchronous reads.

Table 23: List of Write Timing waveforms

            M18 Device                                             Description

Non-Mux                                       Write to Write
ADMux                                         Async Read to Write
                                              Write to Async Read
                                              Sync Read to Write
                                              Write to Sync Read
                                              Write to Write
                                              Async Read to Write
                                              Write to Async Read
                                              Sync Read to Write
                                              Write to Sync Read

April 2008                                                                      Datasheet
309823-10                                                                                  61
                                                                                               NumonyxTM StrataFlash Cellular Memory (M18)

7.3.2      Timings: Non Mux Device

Figure 30: Write to Write (Non-Mux)                                                    W8          W5                             W8
                                                                                                                               W6
                                                           W5               W6                 W2
             Addres s [A]                                                                                                      W7
                                                                                           W9                W3
                     ADV#
                                        W2                                  W7
                                                                                                                       W4
                  CE# [E}
                                                               W3                                            W13

                 WE# [W]
                  OE# [G]

                                                                        W4
               Data [D/Q]

                                     W1
                RST# [P]

                      WP#

Figure 31: Async Read to Write (Non-Mux)

           Address [A]  A                                                                      A

           ADV# [V]                         R105
                                                          R11

           CE# [E]
           OE# [G]

                                                                                                   W2                      W6
                                                                                                        W15      W3

            WE# [W]                     R4                                       R10                                      W7
                           R2                                                      R8                            W4
           D/Q[15:0]       R3                                                      R9
           WAIT [T]                                                                                                  D
                                       R15                                  Q

                                                                                R17

Datasheet                                                                                                                              April 2008
62                                                                                                                                    309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 32: Write to Async Read (Non-Mux)

Address [A]                        Write Adr                                                     Read Adr
  ADV# [V]                                                                                                         Q
    CE# [E]  W2                                                 R11
   WE# [W]
    OE# [G]               W5                   W6
  WAIT [T]                           W3               W8

Data [D/Q]                                                      W14

                                              Hi gh-Z                          R15                                                    R17

                                                            W7                 R4                                                     R10
                                         W4                              R3                                                            R8
                                                                         R2                                                      R9
                                                  D
                                                                W16

                      .
Figure 33: Sync Read to Write (Non-Mux)

    CLK [C]  R311         R313                                                                   W22
Address [A]               R306                                                                      W5
                 R301
    CE# [E]                                                                                 R11
  ADV# [V]       R303                              R105

                 R302
                    R316

                                                                                                                      W3

  WE# [W]                                R304          R305              R305                                         W4     W7
   OE# [G]                               R307      R304

Data [D/Q]                                     Q0                    Q1                                                   D
  WAIT [T]
                          Hi gh-Z                                                                Hi gh-Z

April 2008                                                                                                                       Datasheet
309823-10                                                                                                                                   63
                                                                                 NumonyxTM StrataFlash Cellular Memory (M18)

Figure 34: Write to Sync Read (Non-Mux)

                                                   W19

                                                           R302
                                                           R303

                     CLK                             R301
           Address [A]
                          Wrt Addr                                               Rd Addr
              ADV# [V]
                                               R311             R313
                CE# [E]             R105
              WE# [W]
               OE# [G]                         W9
           Data [D/Q]                          R11
              WAIT [T]                         W27

                                           W3  W28
                          W22

                                                           W14

                                               W7                          R304      R304      R304   R305
                                    W4                                            R305      R305     Q2
                                                                           R307
                                        D                             R15        Q0        Q1

Datasheet                                                                                                    April 2008
64                                                                                                          309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

7.3.3       Timings: AD-Mux Device

Figure 35: Write to Write (AD-Mux)

                A[max-16] [A]                    W5    W4                A        D
                                R101                            W7
            A/DQ[15-0] [A/D]                                                 W15
                      ADV# [v]           A                D
                       CE# [E]              R106                         W2            W6
                      WE# [W]                                    W6
                      OE# [G]              W2                        W9           W3
                     RST# [P]                        W3
                                        W1

                                                                                  W13

            WP#

April 2008                                                                                 Datasheet
309823-10                                                                                             65
                                                                                      NumonyxTM StrataFlash Cellular Memory (M18)

Figure 36: Async Read to Write (AD-Mux)

           A[Max:16]               A                                                     A

                                       R2                      R10

           A/DQ[15:0]              A                        Q                               A             D

                            R101                         R105                                                  W7
                                                                                                      W3
           ADV# [V]                                                                                   W4

                                          R3                   R8                                              R13
           CE# [E]                                               R11

                                                    R4

                                              R107             R9

           OE# [G]

                                                                                               W15

           WE# [W]                                             R13               R12

                              R12
           WAIT [T]

Figure 37: Write to Async Read (AD-Mux)

            A[Max:16]                        W5         W4                       A                    Q
           A/DQ[15:0]              A                              W7                                                R8
                                                                                     R2
              CE# [E]              A                       D                     A                            R9
             ADV# [V]                                                                                           R13
             WE# [W]                                                   R11           R3
                                                                  W6
              OE# [G]
             WAIT [T]                              R105
                                       W15

                                   W2                   W3

                                                                                                  R4
                                                                                        R107
                                                                            W14

                                                                            R12

                       R12                                     R13

Datasheet                                                                                                                April 2008
66                                                                                                                      309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 38: Sync Read to Write (AD-Mux)

               CLK [C]    R311        R313                                                                       W22
            A[Max:16]                 R306
                              R301                                                                                   W5
                                   A                                                                    A

                                                          R304              R305      R305
                                                                        R304                       R11

            A/DQ[15:0]         A                                   Q0             Q1                    A                          D
                CE# [E]   R303
                                                                                                                          W15
              ADV# [V]    R302
                            R316                                                                                                               W7
                                                                                                                                W4

            WE# [W]                   High-Z              R307                                                    High-Z
             OE# [G]
            WAIT [T]

Notes:

1.      CLK may be stopped during write cycle.

2.      W22 is the time between the Address-latching-CLK and WE#. In case of ADV#-latching, W21 must be met instead.

Figure 39: Write to Sync Read (AD-Mux)

                                                                   W19

                     CLK             W5                                 A
             A[Max:16]    A
            A/DQ[15:0]                             W4                                      R304          R305             R305         R305
                          A                                    W7                                           R304             R304     Q2
                                                                                           R307
                                                          D             A             R15               Q0               Q1

            WAIT [T ]                              R105
            ADV# [V]
                                              W15               W28
              CE# [E]
            WE# [W]                                             R11
             OE# [G]
                                                      W3        W27
                                      W22

                                                                        W14

Note: CLK may be stopped during write cycle.

April 2008                                                                                                                                         Datasheet
309823-10                                                                                                                                                     67
                                                             NumonyxTM StrataFlash Cellular Memory (M18)

7.4                 Program and Erase Characteristics

                    The M18 device includes specifications for different lithographies, densities, and
                    frequencies. For additional information on combinations, see Table 4, "M18 Product
                    Litho/Density/Frequency Combinations" on page 10 in the Section 2.0, "Functional
                    Description.

Table 24: Program-Erase Characteristics

                                                             VPPL/VPPH

Nbr. Symbol                  Parameter                       Density                              Unit Notes
                                                              (Mbit)                   Max
                                                 Litho (nm)                  Min  Typ

Conventional Word Programming

                             Single word (first  --          --              --   115 230

                    Program word)                                                            s                     1,2
W200 tPROG/W Time
                             Single word
                                                 --          --              --   50   230
                             (subsequent word)

Buffered Programming

W200       tPROG/W           Single word         --          --              --   250 500 s
W250
                    Program                      90          256, 512             2.15 4.3

           tPROG/PB Time     One Buffer (512                                                                        1
                             words)
                                                                             --              ms

                                                 65          128, 256, 512,       1.02 2.05

                                                             1024

Buffered Enhanced Factory Programming

                                                 90          256, 512             4.2

W451       tBEFP/W                  Single word                              --        --                           1,3,4
                    Program
                    Time                         65          128, 256, 512        2.0        s

W452       tBEFP/            Buffered EFP Setup  --          --              5    --   --                           1

           Setup

Erasing and Suspending

                    Erase    128-Kword Main      --          --              --   0.9  4                         s  1
W501 tERS/MAB Time
                             Array Block

W600 tSUSP/P Suspen Program suspend              --          --              --   20   30                           1

                    d                                                                        s

W601 tSUSP/E Latency Erase suspend               --          --              --   20   30                           1

Blank Check

W702 tBC/MB         Blank    Main array block    --          --              --   3.2  -- ms                        1

                    Check

Notes:

1.      Typical values measured at TC = +25 C and nominal voltages. Performance numbers are valid for all speed versions.

        Sampled, but not 100% tested.

2.      First and subsequent words refer to first word and subsequent words in Control Mode programming region.

3.      Averaged over entire device.

4.      BEFP not validated at VPPL.

Datasheet                                                                                                            April 2008
68                                                                                                                  309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

7.5                Reset Specifications

Table 25: Reset Specifications

    Nbr.    Symbol                       Parameter                                   Min         Max    Unit          Notes

    P1      tPLPH          RST# pulse width low                                      100                    ns        1,2,3,4,7
                           RST# low to device reset during erase
                           RST# low to device reset during program                   --          25                   1,3,4,7

    P2      tPLRH

                                                                                     --          25         s        1,3,4,7

    P3      tVCCPH         VCC Power valid to RST# de-assertion (high)               300          --                  1,4,5,6

Notes:

1.        These specifications are valid for all device versions (packages and speeds).

2.        The device may reset if tPLPH is < tPLPH MIN, but this is not guaranteed.

3.        Not applicable if RST# is tied to Vccq.

4.        Sampled, but not 100% tested.

5.        If RST# is tied to the VCC supply, device will not be ready until tVCCPH after VCC  VCC min.

6.        If RST# is tied to any supply/signal with VCCQ voltage levels, the RST# input voltage must not exceed VCC until VCC

          VCC(min).

7.        Reset completes within tPLPH if RST# is asserted while no erase or program operation is executing.

Figure 40: Reset Operation Timing

                                                                                     P1                 R5

            (A) Reset during                                        VIH              P2   Abort             R5
                 read mode
                                                   RST# [P]                               Complete
            (B) Reset during
                 program or block erase                             VIL                   Abort
                 P1  P2                                                              P2 Complete        R5
                                                                    VIH
            (C) Reset during
                 program or block erase            RST# [P]
                 P1  P2
                                                                    VIL

                                                                    VIH

                                                   RST# [P]

                                                                    VIL

                                                                                     P3

            (D) VCC Power-up to                                    VCC
                 RST# high
                                                   VCC

                                                                    0V

7.6                Deep Power Down Specifications

Table 26: Deep Power Down Specifications (Sheet 1 of 2)

    Nbr.        Symbol                                  Parameter                    Min          Max           Unit  Notes
     S1     tSLSH (tSHSL)  DPD asserted pulse width                                  100           --            ns   1,2,3

April 2008                                                                                                            Datasheet
309823-10                                                                                                                        69
                                                                  NumonyxTM StrataFlash Cellular Memory (M18)

Table 26: Deep Power Down Specifications (Sheet 2 of 2)

    Nbr.   Symbol                        Parameter                Min                                Max  Unit  Notes

    S2     tEHSH (tEHSL) CE# high to DPD asserted                 0                                  --         1,2

    S3     tSHEL (tSLEL) DPD deasserted to CE# low                75                                 --   s    1,2

    S4     tPHEL      RST# high during DPD state to CE# low (DPD  75                                 --         1,2

                      deasserted to CE# low)

Notes:

1.        These specifications are valid for all device versions (packages and speeds).

2.        Sampled, but not 100% tested.

3.        DPD must remain asserted for the duration of Deep Power Down mode. DPD current levels are achieved 40 s after

          entering the DPD mode.

Figure 41: Deep Power Down Operation Timing

            DPD [S]                      S2
                                                            S1
             CE# [E]
           RST# [P]                                                                     S3

Note: DPD pin is low-true (ECR14 = 0)

Figure 42: Reset During Deep Power Down Operation Timing

           RST# [P]
                                               S2

            DPD [S]
                                                                                                 S4

            CE# [E]

Note: DPD pin is low-true (ECR14 = 0)

Datasheet                                                                                                        April 2008
70                                                                                                              309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

8.0             NOR Flash Bus Interface

                The flash device uses low-true control signal inputs, and is selected by asserting the
                chip enable (CE#) input. The output enable (OE#) input is asserted for read
                operations, while the write enable (WE#) input is asserted for write operations. OE#
                and WE# should never be asserted at the same time; otherwise, indeterminate device
                operation will result. All bus cycles to or from the flash memory conform to standard
                microcontroller bus cycles.

                Commands are written to the device to control all operations.

                Table 27 shows the logic levels that must be applied to the control-signal inputs of the
                device for the various bus operations.

Table 27: Flash Memory Control Signals

        Operation  RST#               DPD2    CE#1              OE#1  WE#1   Address1   Data I/O
                                                                   X      X        X      High-Z
Reset              Low                High     X                                          Output
Read               High               High    Low                Low   High      Valid    High-Z
Output Disable     High               High    Low               High   High        X       Input
                                                                High
                   High               High    Low                      Low       Valid     Input
                   High               High                      High     X                High-Z
Write                                                              X      X      Valid    High-Z
                                                                   X               X
Standby            High               High    High                                 X
Deep Power-Down    High               Low     High

Notes:

1.      X = Don't care (High or Low)

2.      DPD polarity determined by ECR14. Shown low-true here.

8.1             Bus Reads

                To perform a read operation, both CE# and OE# must be asserted; #RST# and WE#
                must be deasserted. OE# is the data-output control and when asserted, the output
                data is driven on to the data I/O bus. All read operations are independent of the
                voltage level on VPP.

                The Automatic Power Savings (APS) feature provides low power operation following
                reads during active mode. After data is read from the memory array and the address
                lines are quiescent, APS automatically places the device into standby. In APS, device
                current is reduced to ICCAPS.

                The device supports two read configurations:

                   Asynchronous reads. RCR15 = 1. This is the default configuration after power-up/
                      reset.

                       -- Non-multiplexed devices support asynchronous page-mode reads. AD-
                            Multiplexed devices support only asychronous single-word reads.

                   Synchronous Burst reads. RCR15 = 0.

April 2008                                                                              Datasheet
309823-10                                                                                          71
           NumonyxTM StrataFlash Cellular Memory (M18)

8.1.1      Asynchronous single-word reads
8.1.2
8.1.3      In asynchronous single-word read mode, a single word of data corresponding to the
           address is driven onto the data bus after the initial access delay. The address is latched
8.1.3.1    when ADV# is deasserted. For AD-multiplexed devices, ADV# must be deasserted
           before OE# is asserted.

           If only asynchronous reads are to be performed, CLK must be tied to a valid VIH or VIL
           level, and the WAIT signal can be floated. In addition, for non-multiplexed devices,
           ADV# must be tied to ground.

           Asynchronous Page Mode (Non-multiplexed devices only)

           In asynchronous page mode, sixteen data words are "sensed" simultaneously from the
           flash memory array and loaded into an internal page buffer. The buffer word
           corresponding to the initial address is driven onto the data bus after the initial access
           delay. Subsequent words in the page are output after the page access delay. A[3:0]
           bits determine which page word is output during a read operation. A[MAX:4] and ADV#
           must be stable throughout the page access.

           WAIT is deasserted during asynchronous page mode. ADV# can be driven high to latch
           the address, or held low throughout the read cycle. CLK is not used for asynchronous
           page-mode reads, and is ignored.

           Synchronous Burst Mode

           Synchronous burst mode is a clock-synchronous read operation that improves the read
           performance of flash memory over that of asynchronous reads.

           Synchronous burst mode is enabled by programming the Read Configuration Register
           (RCR) of the flash memory device. The RCR is also used to configure the burst
           parameters of the flash device, including Latency Count, burst length of 8, 16 and
           continuous, and WAIT polarity.

           Three additional signals are used for burst mode: CLK, ADV#, and WAIT.

           The address for synchronous read operations is latched on the ADV# rising edge or the
           first rising CLK edge after ADV# low, whichever occurs first for devices that support up
           to 108 MHz. For devices that support up to 133 MHz, the address is latched on the last
           CLK edge when ADV# is low.

           During synchronous read modes, the first word is output from the data buffer on the
           rising CLK edge after the initial access latency delay. Subsequent data is output on
           rising CLK edges following a tCHQV delay. However, for a synchronous non-array read,
           the same word of data will be output on successive rising clock edges until the burst
           length requirements are satisfied.

           WAIT Operation

           Upon power up or exit from reset, WAIT polarity defaults to low-true operation (RCR10
           = 0). During synchronous reads (RCR15 = 0), WAIT asserts when read data is invalid,
           and deasserts when read data is valid. During asynchronous reads (RCR15 = 1), WAIT
           is deasserted. During writes, WAIT is High-Z on non-mux devices, and deasserted on
           AD-mux devices. Table 28 summarizes WAIT behavior.

Datasheet   April 2008
72         309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 28: WAIT Behavior Summary

                     Device Operation                      CE#     OE#          WE#           WAIT    Notes
                                                       High     X            X       High-Z         1
Device not selected                    Standby                  High         High    High-Z         2
Non-Mux Device                         Output Disable  Low      Low          High    Active
                                       Sync Read                Low          High    Deasserted     2
AD-Mux Device                          Async Read               High         Low     High-Z
                                       Write                    High         High    Deasserted
                                       Output Disable           Low          High    Active
                                       Sync Read                Low          High    Deasserted
                                       Async Read               High         Low     Deasserted
                                       Write

Notes:

1.      X = don't care (high or low).

2.      Active: WAIT asserted = invalid data; WAIT deasserted = valid data.

8.2         Bus Writes

            To perform a write operation, both CE# and WE# are asserted while RST# and OE# are
            deasserted. All device write operations are asynchronous, with CLK being ignored, but
            CLK can be kept active/toggling. During a write operation in non-muxed devices,
            address and data are latched on the rising edge of WE# or CE#, whichever occurs first.
            During a write operation in muxed devices, address is latched during the rising edge of
            ADV# OR CE# whichever occurs first and Data is latched during the rising edge of WE#
            OR CE# whichever occurs first.

8.3         Reset

            The device enters a reset mode when RST# is asserted. In reset mode, internal
            circuitry is turned off and outputs are placed in a high-impedance state. The device
            shuts down any operation in progress, a process which takes a minimum amount of
            time to complete.

            To return from reset mode, RST# must be deasserted. Normal operation is restored
            after a wake-up interval.

8.4         Deep Power-Down

            The device enters DPD mode when the following two conditions are met: ECR15 is
            set(1) and DPD is asserted. The two conditions can be satisfied in any order. ECR14 bit
            determines the DPD asserted logic level. While in this mode, RST# and CE# must be
            deasserted.

            The device exits DPD mode when DPD is deasserted. There is an exit latency before the
            device returns to standby mode and any operations are allowed. See the datasheet for
            the timing specifications.

            The device should not be placed in DPD mode when a program/erase operation is
            ongoing or suspended. If the device enters DPD mode in the middle of a program,
            erase or suspend, the operation is terminated and the memory contents at the aborted
            location (for a program) or block (for an erase) are no longer valid.

April 2008                                                                                          Datasheet
309823-10                                                                                                      73
                                                   NumonyxTM StrataFlash Cellular Memory (M18)

8.5          While in DPD mode, the read-mode of each partition, configuration registers (RCR and
8.6          ECR), and block lock bits, are preserved. Status register is reset to 0080h; i.e., if the
8.7          Status register contains error bits, they will be cleared.

             Standby

             When CE# is deasserted, the device is deselected and placed in standby, substantially
             reducing power consumption. In standby, data outputs are placed in high-Z,
             independent of the level placed on OE#. If deselected during a Program or Erase
             operation, the device continues to consume active power until the operation is
             complete. There is no additional latency for subsequent read operations.

             Output Disable

             When OE# is deasserted with CE# asserted, the device outputs are disabled. Output
             pins are placed in a high-impedance state. WAIT is deasserted in AD-muxed devices
             and driven to High-Z in non-multiplexed devices.

             Bus Cycle Interleaving

             When issuing commands to the device, a read operation can occur between the two
             write cycles of a 2-cycle command. (See Figure 43 and Figure 44) However, a write
             operation cannot occur between the two write cycles of a 2-cycle command and will
             cause a command sequence error (See Figure 45).

Figure 43: Operating Mode with Correct Command Sequence Example

Address [A]  Partition A             Partition A       Partition B
   WE# [W]                     0x20          0xD0              0xFF
    OE# [G]

Data [D/Q]

Figure 44: Operating Mode with Correct Command Sequence Example

Address [A]  Partition A             Partition B       Partition A
   WE# [W]
   OE# [G]   0x20                    Valid Array Data                0xD0

Data [D/Q]

Datasheet                                                                   April 2008
74                                                                         309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 45: Operating Mode with Illegal Command Sequence Example

Address [A]  Partition A  Partition B               Partition A  Partition A
   WE# [W]
   OE# [G]   0x20                             0xFF  0xD0                      SR[7:0]

Data [D/Q]

8.7.1        Read Operation During Program Buffer fill

8.8          Due to the large buffer size of devices, the system interrupt latency may be impacted
             during the buffer fill phase of a buffered programming operation. Please refer to the
8.8.1        relevant Application Note listed in Section 1.4, "Additional Information" on page 7 to
8.8.2        implement a software solution for your system.
8.8.3
8.8.4        Read-to-Write and Write-to-Read Bus Transitions

             Consecutive read and write bus cycles must be properly separated from each other to
             avoid bus contention. These cycle separation specs are described in the sections below.

             Write to Asynchronous read transition

             To transition from a bus write to an asynchronous read operation, either CE# or ADV#
             must be toggled after WE# goes high.

             Write to synchronous read transition

             To transition from a bus write to a synchronous read operation, either CE# or ADV#
             must be toggled after WE# goes high. In addition, W19 (tWHCH -WE# high to CLK high)
             must be met.

             Asynchronous/Synchronous read to write transition

             To transition from a asynchronous/synchronous read to a write operation, either CE# or
             ADV# must be toggled after OE# goes high.

             Bus write with active clock

             To perform a bus write when the device is in synchronous mode and the clock is active,
             W21 (tVHWL- ADV# High to WE# Low) or W22 (tCHWL -Clock high to WE# low) must be
             met.

April 2008                                                                    Datasheet
309823-10                                                                                75
                                                         NumonyxTM StrataFlash Cellular Memory (M18)

9.0        NOR Flash Operations

9.1        This section describes the operational features of NOR flash memory. Operations are
           command-based--command codes are first issued to the device, and then the device
           performs the desired operation. All command codes are issued to the device using bus-
           write cycles as explained in Section 3.0, "NOR Flash Bus Interface" on page 10. A
           complete list of available command codes can be found in Section 5.0, "Device
           Command Codes" on page 40.

           Status Register

           The Status Register (SR) is a 16-bit, read-only register that indicates device and
           partition status, and operational errors. To read the Status Register, issue the Read
           Status Register command. Subsequent reads output Status Register information on
           AD/DQ[15:10].

           SR status bits are set and cleared by the device. SR error bits are set by the device,
           and must be cleared using the Clear Status Register command. Upon power-up or exit
           from reset, the Status Register defaults to 0080h.

Table 29: Status Register Bit Definitions (Sheet 1 of 2)

Status Register (SR) Bits                                                                 Default Value = 0080h

           Region     Ready   Erase    Erase   Program   Program         Program          Block-        Partition
                      Status           Error      Error   /Erase         Suspend          Locked         Status
Reserved   Program            Suspend                    Voltage
                                                            Error         Status           Error
           Status             Status
                                                                               2
15-10      9-8             7     6          5  4         3                                1             0

  Bit                         Name                          Description
15-10      Reserved
                                       Reserved for future use; these bits will always be set to zero.
  9-8      Region Program Status
                                       SR9     SR8
    7                                  0       0 = Region program successful.
    6                                  1       0 = Region program error - Attempted write with object data to Control
    5
    4                                  0                 Mode region.
    3                                  1       1 = Region program error - Attempted rewrite to Object Mode region.
                                               1 = Region program error - Attempted write using illegal command.

                                                         SR4 will also be set along with SR[8,9] for the above error
                                                         conditions.

           Ready Status                0 = Device is busy; SR[9:8], SR[6:1] are invalid;
                                       1 = Device is ready; SR[9:8], SR[6:1] are valid.

           Erase Suspend Status        0 = Erase suspend not in effect.
                                       1 = Erase suspend in effect.

           Erase      Command          SR5     SR4
           Error /    Sequence Error   0       0 = Program or erase operation successful.
           Blank                       0       1 = Program error - operation aborted.
           Check                       1       0 = Erase error: operation aborted / Blank check error: operation failed.
           Error                       1       1 = Command sequence error - command aborted.

           Program
           Error

           VPP Error                   0 = VPP within acceptable limits during program or erase operation.
                                       1 = VPP not within acceptable limits during program or erase operation.

Datasheet                                                                                                April 2008
76                                                                                                      309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 29: Status Register Bit Definitions (Sheet 2 of 2)

Status Register (SR) Bits                                                                        Default Value = 0080h

            Region         Ready   Erase    Erase      Program   Program        Program          Block-  Partition
                           Status           Error         Error   /Erase        Suspend          Locked    Status
Reserved    Program                Suspend                       Voltage
                                                                    Error        Status           Error
            Status                 Status
                                                                                      2
15-10       9-8            7       6             5     4              3                          1                  0

Bit                        Name                                             Description

2           Program Suspend Status          0 = Program suspend not in effect.

                                            1 = Program suspend in effect.

1           Block-Locked Error              0 = Block NOT locked during program or erase - operation successful.
                                            1 = Block locked during program or erase - operation aborted.

0           Partition Status                SR7     SR0
                                            0       0 = Active program or erase operation in addressed partition.
                                            0
                                            1                 BEFP: Program or Verify complete, or Ready for data.
                                            1       1 = Active program or erase operation in other partition.

                                                              BEFP: Program or Verify in progress.
                                                    0 = No active program or erase operation in any partition.

                                                              BEFP: Operation complete
                                                    1 = Reserved.

9.1.1       Clearing the Status Register

            The Status Register (SR) contain status and error bits which are set by the device. SR
            status bits are cleared by the device; however, SR error bits are cleared by issuing the
            Clear Status Register command. Resetting the device also clears the Status Register.

Table 30: Clear Status Register Command Bus Cycles

                                            Setup Write Cycle                            Confirm Write Cycle

                  Command                 Address Bus       Data Bus                Address Bus            Data Bus
Clear Status Register              Device Address      0050h                ---                     ---

Note:       Depending on the current state of the partition, issuing the Clear Status Command will
            place the addressed partition in Read Status mode. Please see 'Next State' Table for
            further details. Other partitions are not affected.

            Care should be taken to avoid Status Register ambiguity. If a command sequence error
            occurs while in an Erase Suspend condition, the Status Register will indicate a
            Command Sequence error by setting SR4 and SR5. When the erase operation is
            resumed (and finishes), any errors that may have occurred during the erase operation
            will be masked by the Command Sequence error. To avoid this situation, clear the
            Status Register prior to resuming a suspended erase operation.

            The Clear Status Register command functions independent of the voltage level on VPP.

9.2         Read Configuration Register

            The Read Configuration Register (RCR) is a 16-bit read/write register used to select
            bus-read modes, and to configure synchronous-burst read characteristics of the flash
            device. All Read Configuration Register bits are set and cleared using the Program Read
            Configuration Register command.

April 2008                                                                                                          Datasheet
309823-10                                                                                                                      77
                                                        NumonyxTM StrataFlash Cellular Memory (M18)

               Upon power-up or exit from reset, the Read Configuration Register defaults to
               asynchronous mode (RCR15 = 1; RCR[14:11] and RCR[9:0] are ignored).

               To read the RCR value, issue the Read Device Information command to the desired
               partition. Subsequent reads from the  + 05h will output
               RCR[15:0] on the data bus.

               When using a Latency Count of Code 2 and a Data Hold of two cycles (CR9 = 1), WAIT
               must be configured to deassert with valid data (CR8 = 0).

Table 31: Read Configuration Register Bit Definitions

Read Configuration Register (RCR)                                        Default: CR15 = 1

Read                  Latency Count         WAIT     R  WAIT   Reserved  Burst Length
Mode                                       Polarity                 7:3
                                                        Delay
                                               10
    15     14            13        12  11            9  8                2  1                    0

   Bit                       Name                                                           Description

15         Read Mode                       0 = Synchronous burst-mode reads
                                           1 = Asynchronous page-mode reads (default)
14:11 Latency Count
                                           Bits: 14 13 12 11
10         WAIT Polarity                             0 0 1 1 =3
                                                     0 1 0 0 =4
9          Reserved                                  0 1 0 1 =5
                                                     0 1 1 0 =6
8          WAIT Delay                                0 1 1 1 =7
                                                     1 0 0 0 =8
7:3        Reserved                                  1 0 0 1 =9
                                                     1 0 1 0 = 10
2:0        Burst Length                              1 0 1 1 = 11
                                                     1 1 0 0 = 12

                                           (Other bit settings are reserved)

                                           0 = WAIT signal is active low (default)
                                           1 = WAIT signal is active high

                                           Write 0 to reserved bits

                                           0 = WAIT de-asserted with valid data
                                           1 = WAIT de-asserted one cycle before valid data (default)

                                           Write 0 to reserved bits

                                           0 1 0 = 8-word burst (wrap only)
                                           0 1 1 = 16-word burst (wrap only)
                                           1 1 1 = Continuous-word burst (no-wrap; default) (Other bit settings

                                                                are reserved)

9.2.1          Latency Count

               The Latency Count value programmed into RCR[14:11] is the number of valid CLK
               edges from address-latch to the start of the data-output delay. When the Latency
               Count has been satisfied, output data is driven after tCHQV.

Datasheet                                                                       April 2008
78                                                                             309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 46: Latency Count Period

                                                             Latency Count

                                              CLK Latch (1)

                  CLK  ADV#-Latch (2)
            ADV# (1)
                                                                                tCHQV
            ADV# (2)
             A[Max:0]

                  CE#
                  OE#

            DQ[15:0]

Notes:

1.      Address latched on valid clock edge with ADV# low and LC count begins.

2.      Address latched on ADV# rising edge. LC count begins on subsequent valid CLK edge.

Table 32: CLK Frequencies for LC Settings

                                              VCCQ = 1.7 V to 2.0 V

                       Latency Count Setting                                    Frequency Supported (MHz)

3                                                             32.6 MHz

4                                                             43.5 MHz

5                                                             54.3 MHz

6                                                             65.2 MHz

7                                                             76.1 MHz

8                                                             87 MHz

9                                                             97.8 MHz

10                                                            108.7 MHz

11                                                            119.6 MHz

12                                                            130.4 MHz

13                                                            133.3 MHz

9.3         Enhanced Configuration Register

            The Enhanced Configuration Register (ECR) is a volatile 16-bit, read/write register used
            to select Deep Power Down (DPD) operation and to modify the output-driver strength
            of the flash device. All Enhanced Configuration Register bits are set and cleared using
            the Program Enhanced Configuration Register command. Upon power-up or exit from
            reset, the Enhanced Configuration Register defaults to 0004h.

            To read the value of the ECR, issue the Read Device Information command to the
            desired partition. Subsequent reads from the  + 06h returns
            ECR[15:0].

April 2008                                                                                                 Datasheet
309823-10                                                                                                             79
                                                               NumonyxTM StrataFlash Cellular Memory (M18)

Table 33: Enhanced Configuration Register Bit Definitions

Enhanced Configuration Register                                                                Default = 0004h

Deep Power Down          DPD Polarity                Reserved                     Output Driver Control
     (DPD) Mode                   14                     13:3
                                                                               2            1            0
             15

            Bit                                Name                            Description
            15           Deep Power Down (DPD) Mode
            14           DPD Pin Polarity            0 = DPD Disabled (default)
           13:3          Reserved                    1 = DPD Enabled

           2:0           Output Driver Control       0 = Active Low (default)
                                                     1 = Active High

                                                     Write 0 to reserved bits

                                                     Bits:     210

                                                               0 0 1 =1

                                                               0 1 0 =2

                                                               0 1 1 =3

                                                               1 0 0 = 4 (default)

                                                               1 0 1 =5

                                                               1 1 0 =6

                                                     (Other bit settings are reserved)

9.3.1            Output Driver Control

                 Output Driver Control enables the user to adjust the device's output-driver strength of
                 the data I/O bus and WAIT signal. Upon power-up or reset, ECR[2:0] defaults to an
                 output impedance setting of 30 Ohms. To change the output-driver strength, ECR[2:0]
                 must be programmed to the desired setting as shown in Table 34, "Output Driver
                 Control Characteristics".

Table 34: Output Driver Control Characteristics

  Control Bits ECR[2:0]  Impedance @ VCCQ/2 (Ohm) Driver Multiplier Load Driven at Same Speed (pF)
001 (1)
010 (2)                  90                          1/3                 10
011 (3)
100 (4) default          60                          1/2                 15
101 (5)
110 (6)                  45                          2/3                 20

                         30                          1                   30

                         20                          3/2                 35

                         15                          2                   40

9.3.2            Programming the ECR

                 The ECR is programmed by issuing the Program Enhanced Configuration Register
                 command. This is a two-cycle command sequence requiring a Setup command to be
                 issued first, followed by a Confirm command. Bus-write cycles to the flash device
                 between the setup and confirm commands are not allowed--a command sequence
                 error will result. However, flash bus-read cycles between the Setup and Confirm
                 commands are allowed.

Datasheet                                                                                       April 2008
80                                                                                             309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 35: Program Enhanced Configuration Register Command Bus Cycles

                                              Setup Write Cycle       Confirm Write Cycle

                        Command          Address Bus        Data Bus  Address Bus       Data Bus
Program Enhanced Configuration Register  Register Data        0060h   Register Data       0004h

            To program the Enhanced Configuration Register, the desired settings for ECR[15:0]
            are placed on the address bus. The setup command (0060h) is driven on the data bus.
            Upon issuing the setup command, the device/addressed partition is automatically
            changed to Read Status Register mode.

            Next, the Confirm command (0004h) is driven on the data bus. After issuing the
            Confirm command, the addressed partition is automatically switched to Read Array
            mode.

            This command functions independently of the applied VPP voltage.

Note:       Since the desired register value is placed on the address lines, any hardware-
            connection offsets between the host's address outputs and the flash device's address
            inputs must be considered, similar to programming the RCR.

9.4         Read Operations

            The following types of data can be read from the device: array data, device
            information, CFI data, and device status Upon power-up or return from reset, the
            device defaults to Read Array mode. To change the device's read mode, the appropriate
            command must be issued to the device. Table 36, "Read Mode Command Bus Cycles"
            shows the command codes used to configure the device for the desired read mode. The
            following sections describe each read mode.

Table 36: Read Mode Command Bus Cycles

                                         Setup Write Cycle            Confirm Write Cycle

            Command

                                         Address Bus        Data Bus       Address Bus       Data Bus
                                                                      ---               ---
Read Array               Partition Address                  00FFh     ---               ---
Read Status Register     Partition Address                  0070h     ---               ---
Read Device Information  Partition Address                  0090h     ---               ---
CFI Query                Partition Address                  0098h

9.4.1       Read Array

            Upon power-up or exit from reset, the device defaults to Read Array mode. Issuing the
            Read Array command places the addressed partition in Read Array mode. Subsequent
            reads output array data. The addressed partition remains in Read Array mode until a
            different read command is issued, or a program or erase operation is performed in that
            partition, in which case, the read mode is automatically changed to Read Status.

            To changea partition to Read Array mode while it is programming or erasing, first issue
            the Suspend command. After the operation has been suspended, issue the Read Array
            command to the partition. When the program or erase operation is subsequently
            resumed, the read state of the partition will not change. To change the read state of
            the partition to Status read mode, issue a Read Status command to the partition.

April 2008                                                                                 Datasheet
309823-10                                                                                             81
                                          NumonyxTM StrataFlash Cellular Memory (M18)

Note:      Issuing the Read Array command to a partition that is actively programming or erasing
           causes subsequent reads from that partition to output invalid data. Valid array data is
9.4.2      output only after the program or erase operation has finished.

9.4.3      The Read Array command functions independent of the voltage level on VPP.

           Read Status Register

           Issuing the Read Status Register command places the addressed partition in Read
           Status Register mode. Subsequent reads from that partition output Status Register
           information. The addressed partition remains in Read Status Register mode until a
           different read-mode command is issued to that partition. Performing a program, erase,
           or block-lock operation also changes the partition's read mode to Read Status Register
           mode.

           The Status Register is updated on the falling edge of CE#, or OE# when CE# is low.
           Status Register contents are valid only when SR7 = 1.

           The Read Status Register command functions independent of the voltage level on VPP.

           Read Device Information

           Issuing the Read Device Information command places the addressed partition in Read
           Device Information mode. Subsequent reads output device information on the data
           bus. The address offsets for reading the available device information are shown here.

Table 37: Device Information Summary

                     Device Information                          Address Bus                    Data Bus
Device Manufacturer Code (Numonyx)        Partition Base Address + 00h
Device ID Code                            Partition Base Address + 01h          0089h
                                                                                Device IDs
Main Block Lock Status                    Block Base Address + 02h              D0 = Lock Status
                                                                                D1 = Lock-Down Status
Read Configuration Register               Partition Base Address + 05h          Configuration Register Data
                                                                                Enhanced Configuration
Enhanced Configuration Register           Partition Base Address + 06h          Register Data
                                                                                Lock Register 0 Data
OTP Lock Register 0                       Partition Base Address + 80h          Factory-Programmed Data
OTP Register - Factory Segment            Partition Base Address + 81h to 84h   User Data
OTP Register - User-Programmable Segment  Partition Base Address + 85h to 88h   Lock Register 1 Data
OTP Lock Register 1                       Partition Base Address + 89h          User Data
OTP Registers 1 through 16                Partition Base Address + 8Ah to 109h

Note:      The addressed partition remains in Read Device Information mode until a different read
           command is issued. Also, performing a program, erase, or block-lock operation changes
           the addressed partition to Read Status Register mode.

           Issuing the Read Device Information command to a partition that is actively
           programming or erasing changes that partition's read mode to Read Device Information
           mode. Subsequent reads from that partition will return invalid data until the program or
           erase operation has completed.

           The Read Device Information command functions independent of the voltage level on
           VPP.

Datasheet                                                                        April 2008
82                                                                              309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

9.4.4       CFI Query

Note:       Issuing the CFI Query command places the addressed partition in CFI Query mode.
            Subsequent reads from that partition output CFI information.
9.5
            The addressed partition remains in CFI Query mode until a different read command is
            issued, or a program or erase operation is performed, which changes the read mode to
            Read Status Register mode.

            Issuing the CFI Query command to a partition that is actively programming or erasing
            changes that partition's read mode to CFI Query mode. Subsequent reads from that
            partition will return invalid data until the program or erase operation has completed.

            The CFI Query command functions independent of the voltage level on VPP.

            Programming Modes

            To understand programming modes, it is also important to understand the fundamental
            memory array configuration. The flash device main array is divided as follows:

               The main array of the 128-Mbit device is divided into eight 16-Mbit partitions. Each
                  parition is divided into eight 256-KByte blocks: 8 x 8 = 64 blocks in the main array
                  of a 128-Mbit device.

               The main array of the 256-Mbit device is divided into eight 32-Mbit partitions. Each
                  partition is divided into sixteen 256-KByte blocks: 8 x 16 = 128 blocks in the main
                  array of a 256-Mbit device.

               The main array of the 512-Mbit device is divided into eight 64-Mbit partitions. Each
                  partition is divided into thirty-two 256-KByte blocks: 8 x 32 = 256 blocks in the
                  main array of a 256-Mbit device.

               The main array of the 1-Gbit device is divided into eight 128-Mbit partitions. Each
                  partition is divided into sixty-four 256-KByte blocks: 8 x 64 = 512 blocks in the
                  main array of a 1-Gbit device.

            Each block is divided into as many as two-hundred-fifty-six 1-KByte programming
            regions. Each region is divided into as many as thirty-two 32-Byte segments.

            Each programming region in a flash block can be configured for one of two
            programming modes: Control Mode or Object Mode. The programming mode is
            automatically set based on the data pattern when a region is first programmed. The
            selection of either Control Mode or Object Mode is done according to the specific needs
            of the system with consideration given to two types of information:

               Control Mode: Flash File System (FFS) or Header information, including frequently
                  changing code or data

               Object Mode: Large, infrequently changing code or data, such as objects or
                  payloads

            By implementing the appropriate programming mode, software can efficiently organize
            how information is stored in the flash memory array.

            Control Mode programming regions and Object Mode programming regions can be
            intermingled within the same erase block. However, the programming mode of any
            region within a block can be changed only after erasing the entire block.

April 2008                                    Datasheet
309823-10                                                83
           NumonyxTM StrataFlash Cellular Memory (M18)

9.5.1      Control Mode

           Control Mode programming is invoked when only the A-half (A3 = 0) of the
           programming region is programmed to 0s, as shown in Figure 47, "Configurable
           Programming Regions: Control Mode and Object Mode" on page 85. The B-half (A3 =
           1) remains erased. Control mode allows up to 512 bytes of data to be programmed in
           the region. The information can be programmed in bits, bytes, or words.

           Control Mode supports the following programming methods:

                  -- Single-word Programming (0041h)

                  -- Buffered Programming (00E9h/00D0h), and

                  -- Buffered Enhanced Factory Programming (0080h/00D0h)

           When buffered programming is used in Control Mode, all addresses must be in the A-
           half of the buffer (A3 = 0). During buffer fill, the B-half (A3 = 1) addresses do not need
           to be filled with 0xFFFF.

           Control Mode programming is useful for storing dynamic information, such as FFS
           Headers, File Info, and so on. Typically, Control Mode programming does not require
           the entire 512 bytes of data to be programmed at once. It may also contain data that is
           changed after initial programming using a technique known as "bit twiddling". Header
           information can be augmented later with additional new information within a Control
           Mode-programmed region. This allows implementation of legacy file systems, as well as
           transaction-based power-loss recovery.

           In a control mode region, programming operations can be performed multiple times.
           However, care must be taken to avoid programming any zero's in the B-half (A3 = 1) of
           the region. Violation of this usage will cause SR4 and SR9 to be set, and the program
           operation will be aborted. See Table 38, "Programming Region Next State Table" on
           page 88 for details.

Datasheet   April 2008
84         309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 47: Configurable Programming Regions: Control Mode and Object Mode

            Main Array                                                                  256-Kbyte Block

              256 KBytes    256 programming regions of 1-Kbyte in each 256-Kbyte block  1 KByte                    Programming region in Object Mode
                                                                                                                    Address Bit A3 = 0: Allows up to 1
             .. 256 KBytes                                                              512 Bytes       512 Bytes   KByte of data to be programmed .

              256 KBytes                                                                  A half           B half  Programming region in Control Mode
              256 KBytes                                                                 (Control       (Erased)    Address Bit A3 = 1: Allows up to 512
                                                                                          Mode )                    Bytes of data to be programmed to
                 ..                                                                                                 the A half by bit, byte, or word.

              256 KBytes                                                                           ...

                 ...

                 ...

                 ...

            ...                                                                         1 KByte                    Programming region in Object Mode

               ...                                                                      1 KByte                    Programming region in Object Mode

            256 KBytes                                                                      ..

            .. 256 KBytes

            256 KBytes

9.5.2       Object Mode

            Object mode programming is invoked when one or more bits are programmed to zero
            in the B-half of the programming region (A3 = 1). Object mode allows up to 1KB to be
            stored in a programming region. Multiple regions are used to store more than 1Kbyte of
            information. If the object is less than 1Kbyte, the unused content will remain as 0xFFFF
            (erased).

            Object Mode supports two programming methods:
                   -- Buffered Programming (00E9h/00D0h), and
                   -- Buffered Enhanced Factory Programming (0080h/00D0h)

April 2008                                                                                                                                                Datasheet
309823-10                                                                                                                                                            85
           NumonyxTM StrataFlash Cellular Memory (M18)

Note:      Single-word programming (0041h) is not supported in Object mode. To perform
           multiple programming operations within a programming region, Control mode must be
           used.

           Object mode is useful for storing static information, such as objects or payloads, that
           rarely change.

           Once the programming region is configured in Object mode, it cannot be augmented or
           over-written without first erasing the entire block containing the region. Subsequent
           programming operations to a programming region configured in Object mode will cause
           SR4 and SR8 to be set and the program operation to be aborted. See Table 38,
           "Programming Region Next State Table" on page 88 for details.

           Issuing the 41h command to the B-half of an erased region will set error bits SR8 and
           SR9, and the programming operation will not proceed. See Table 38, "Programming
           Region Next State Table" on page 88 for more details.

Datasheet   April 2008
86         309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 48: Configurable Programming Regions: Control Mode and Object Mode Segments

Segments    Object                          Object  32 Bytes                             Object
                                                                                         Object
      31...                                                 Object
      30
                                                                .
       3                                                        .
       2
       1    Object                                                            Object
       0
                              Object

                    Program up to                              Object
                    1 KByte of data                            Object

                                            Programming region in
                                                  Object Mode

                                                    1 KByte

                                                        .                        256-Kbyte Block
                                                        .
                                                        .

                                                    1 KByte

                                            512 Bytes              512 Bytes

                                               A half                 B half
                                             (Control               (Erased)
                                              Mode)

Segments                 Program up to 512  Programming               F       F       F  F       F  F  F  F
                         Bytes of data         region in
      31
            Sequence Table Entry            Control Mode

                                                Header

30          Header                          Header                    F       F       F  F       F  F  F  F

...                                                                .
                                                                   .

3           Header                          Directory Information     F       F       F  F       F  F  F  F

2           File Information                Header                    F       F       F  F       F  F  F  F

1           Header                          Sequence Table Entry      F       F       F  F       F  F  F  F

0                             Header                                  F       F       F  F       F  F  F  F

                              16 Bytes                                                   16 Bytes

April 2008                                                                                                Datasheet
309823-10                                                                                                            87
                                                                  NumonyxTM StrataFlash Cellular Memory (M18)

Table 38: Programming Region Next State Table

Current State of                                                Command Issued
  Programming
       Region     0041h to B-half           0041h to A-half       00E9h to B-half               00E9h to A-half
                        (A3 = 1)                  (A3 = 0)              (A3 = 1)                      (A3 = 0)

     Erased                                 Program Successful    Program Successful      Program Successful
Control Mode                                SR[4,8,9] = 0         SR[4,8,9] = 0           SR[4,8,9] = 0
Object Mode                                 Region configured to  Region configured to    Region configured to
                                            Control Mode          Object Mode             Control Mode

                  Program Fail; Illegal     Program Successful    Program Fail;           Program Successful
                  Command                   SR[4,8,9] = 0         Object data to Control  SR[4,8,9] = 0
                  SR[4,8,9] = 1                                   mode region
                                                                  SR[4,9] = 1
                                                                  SR8 = 0

                                            Program Fail; Rewrite to Object mode region
                                            SR[4,8] = 1
                                            SR9 = 0

9.6           Programming Operations

              Programming the flash array changes `ones' to `zeros'. To change zeros to ones, an
              Erase operation must be performed. Only one programming operation can occur at a
              time. Programming is permitted during Erase Suspend.

              Information is programmed into the flash array by issuing the appropriate command.
              Table 39, "Programming Commands Bus Cycles" shows the two-cycle command
              sequences used for programming.

Table 39: Programming Commands Bus Cycles

                                                                  Setup Write Cycle       Confirm Write Cycle

                                   Command     Address Bus          Data Bus                 Address Bus   Data Bus
                                            Device Address        0041h                   Device Address  Array Data
Single-Word Program                         Device Address        00E9h                   Device Address  00D0h
Buffered Program                            Device Address        0080h                   Device Address  00D0h
Buffered Enhanced Factory Program

Caution:      All programming operations require the addressed block to be unlocked, and a
              valid VPP voltage applied throughout the programming operation. Otherwise,
              the programming operation will abort, setting the appropriate Status Register
              error bit(s).

              The following sections describe each programming method.

9.6.1         Single-Word Programming

              Main array programming is performed by first issuing the Single-Word Program
              command. This is followed by writing the desired data at the desired array address. The
              read mode of the addressed partition is automatically changed to Read Status Register
              mode, which remains in effect until another read-mode command is issued.

Datasheet                                                                                                  April 2008
88                                                                                                        309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Note:       Issuing the Read Status Register command to another partition switches that partition's
            read mode to Read Status Register mode, thereby allowing programming progress to
Note:       be monitored from that partition's address.

9.6.2       Single-Word Programming is supported in Control mode only. The array address
            specified must be in the A-half of the programming region.
Note:
Caution:    During programming, the Status Register indicates a busy status (SR7 = 0). Upon
            completion, the Status Register indicates a ready status (SR7 = 1). The Status Register
            should be checked for any errors, then cleared.

            The only valid commands during programming are Read Array, Read Device
            Information, CFI Query, Read Status and Program Suspend. After programming has
            finished, any valid command can be issued.

            Issuing the Read Array, Read Device Information, or CFI Query command to a partition
            that is actively programming causes subsequent reads from that partition to output
            invalid data. Valid data is output only after the program operation has finished.

            Standby power levels are not realized until the programming operation has finished.
            Asserting RST# immediately aborts the programming operation, and array contents at
            the addressed location are indeterminate. The addressed block should be erased, and
            the data re-programmed.

            Buffered Programming

            Buffered Programming programs multiple words simultaneously into the flash memory
            array. Data is first written to a write buffer and then programmed into the flash
            memory array in buffer-size increments. This can significantly reduce the effective
            word-write time. Section 6.0, "Flow Charts" on page 41 contains a flow chart of the
            buffered-programming operation.

            Optimal performance and power consumption is realized only by aligning the start
            address on 32-word boundaries, e.g., A[4:0] = 00000b. Crossing a 32-word boundary
            during a Buffered Programming operation can cause the programming time to double.

            Buffered Programming is supported in both Control mode and Object mode. In Object
            mode, the region must be programmed only once between erases. However in Control
            mode, the region may be programmed multiple times.

            When using the Buffered Program command in Object mode, the start address
            must be aligned to the 512-word buffer boundary. In Control mode, the
            programming array address specified must be in the A-half of the
            programming region.

            First issue the Read Status command to the desired partition. The read mode of the
            addressed partition is changed to Read Status Register mode.

            Poll SR7 to determine write-buffer availability (0 = not available, 1 = available). If the
            write buffer is not available, re-issue the Read Status command and check SR7; repeat
            until SR7 = 1.

            If desired issue a Read Array command to the desired partition to change the read
            mode of the partition to Array reads.

            To perform a buffered programming operation, issue the Buffered Program setup
            command at the desired starting address. Next, issue a word count at the desired
            starting address. The word count is the total number of words to be written into the
            write buffer, minus one. This value can range from 0000h (one word) up to a maximum
            of 01FFh (512 words). Exceeding the allowable range causes the operation to abort.

April 2008                                    Datasheet
309823-10                                                89
           NumonyxTM StrataFlash Cellular Memory (M18)

Note:      Following the word count, subsequent bus-write cycles fill the write buffer with user-
Note:      data up to the word count.

9.6.3      User-data is programmed into the flash array at the address issued when filling the
           write buffer.

           The Confirm command (00D0h) is issued after all user-data is written into the write
           buffer. The read mode of the device/addressed partition is automatically changed to
           Read Status Register mode. If other than the Confirm command is issued to the device,
           a command sequence error occurs and the operation aborts.

           After the Confirm command has been issued, the write-buffer contents are
           programmed into the flash memory array. The Status Register indicates a busy status
           (SR7 = 0) during array programming.

           During array programming, the only valid commands are Read Array, Read Device
           Information, CFI Query, Read Status, and Program Suspend. After array programming
           has completed (SR7 = 1), any valid command can be issued. Reading from another
           partition is allowed while data is being programmed into the flash memory array from
           the write buffer.

           Issuing the Read Array, Read Device Information, or CFI Query command to a partition
           that is actively programming or erasing causes subsequent reads from that partition to
           output invalid data. Valid data is output only after the program or erase operation has
           finished.

           Upon completion of array programming, the Status Register indicates ready (SR7 =
           1b). A full Status Register check should be performed to check for any programming
           errors. Then the Status Register should be cleared using the Clear Status Register
           command.

           A subsequent buffered programming operation can be initiated by repeating the
           buffered programming sequence. Any errors in the Status Register caused by the
           previous operation must be cleared to prevent them from masking any errors that may
           occur during the subsequent operation.

           Buffered Enhanced Factory Programming (BEFP)

           Buffered Enhanced Factory Programming (BEFP) improves programming performance
           through the use of the write buffer, elevated programming voltage (VPPH), and
           enhanced programming algorithm. User-data is written into the write buffer, then the
           buffer contents are automatically written into the flash array in buffer-size increments.

           BEFP is allowed in both Control Mode and Object Mode. The programming mode
           selection for the entire flash array block is driven by the specific type of information,
           such as header or object data. Header/object data is aligned on a 1 KB programming
           region boundary in the main array block.

           Internal verification during programming (inherent to MLC technology) and Status
           Register error checking are used to determine proper completion of the programming
           operation. This eliminates delays incurred when switching between single-word
           program and verify operations.

           BEFP consists of three distinct phases:

            1. Setup Phase: VPPH and block-lock checks
            2. Program/Verify Phase: buffered programming and verification

            3. Exit Phase: block-error check

Datasheet   April 2008
90         309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Note:       Section 6.0, "Flow Charts" on page 41 contains a flow chart of the BEFP operation.
            Table 40, "BEFP Requirements and Considerations" on page 91 lists specific BEFP
            requirements and considerations.

            For BEFP voltage and temperature operating restrictions, see the datasheet. The block
            erase cycles in Table 40, "BEFP Requirements and Considerations" are recommended
            for optimal performance. If exceeded some degradation in performance may occur;
            however, the internal algorithm will still function correctly.

Table 40: BEFP Requirements and Considerations

       BEFP Requirements    Temperature (TCASE) must be 25 C, 5 C
       BEFP Considerations  Voltage on VCC must be within the allowable operating range
                            Voltage on VPP must be within the allowable operating range
                            Block being programmed must be erased and unlocked
                            Block cycling below 100 erase cycles
                            Reading from another partition during EFP (RWW) is not allowed
                            BEFP programs within one block at a time
                            BEFP cannot be suspended

9.6.3.1     Setup Phase

Caution:    Issuing the BEFP Setup and Confirm command sequence starts the BEFP algorithm. The
            read mode of the addressed partition is automatically changed to Read Status Register
            mode.

            The address used when issuing the setup/confirm commands must be buffer-size
            aligned within the block being programmed -- buffer contents cannot cross block
            boundaries.

            The Read Status Register command must not be issued -- it will be interpreted
            as data to be written to the write buffer.

            A setup delay (tBEFP/Setup) occurs while the internal algorithm checks VPP and block-lock
            status. If errors are detected, the appropriate Status Register error bits are set and the
            operation aborts.

            The Status Register should be polled for successful BEFP setup, indicated by SR[7,0] =
            0 (Device Busy, Buffer Ready for Data).

9.6.3.2     Program/Verify Phase

            Data is first written into the write buffer, then programmed into the flash array. During
            the buffer-fill sequence, the address used must be buffer-size aligned. Use of any other
            address will cause the operation to abort with a program fail error, and any data
            previously loaded in the buffer will not be programmed into the array.

            The buffer-fill data is stored in sequential buffer locations starting at address 00h. A
            word count equal to the maximum buffer size is used, therefore, the buffer must be
            completely filled. If the amount of data is less than the maximum buffer size, the
            remaining buffer locations must be "padded" with FFFFh to completely fill the buffer.

            Flash array programming starts as soon as the write buffer is full. Data words from the
            write buffer are programmed into sequential array locations. SR0 = 1 indicates the
            write buffer is not available while the BEFP algorithm programs the array.

April 2008                                                                                  Datasheet
309823-10                                                                                              91
                                                  NumonyxTM StrataFlash Cellular Memory (M18)

9.6.3.3    The Status Register should be polled for SR0 = 0 (Buffer Ready for Data) to determine
           when the array programming has completed, and the write buffer is again available for
           loading. The internal address is automatically incremented to enable subsequent array
           programming to continue from where the previous buffer-fill/array-program sequence
           ended within the block. This cycle can be repeated to program the entire block.

           To exit the Program/Verify Phase, write FFFFh to an address outside of the block.

           Exit Phase

           The Status Register should be polled for SR7 = 1 (Device Ready) indicating the BEFP
           algorithm has finished running, and the device has returned to normal operation. A full
           error check should be performed to ensure the block was programmed successfully.

9.7        Block Erase Operations

           Erasing a block changes `zeros' to `ones'. To change ones to zeros, a program operation
           must be performed (see Section 9.6, "Programming Operations). Erasing is performed
           on a block basis-- an entire block is erased each time an erase command sequence is
           issued. Once a block is fully erased, all addressable locations within that block read as
           logical `ones' (FFFFh).

           Only one block-erase operation can occur at a time. A block-erase operation is not
           permitted during Program Suspend.

           To perform a block-erase operation, issue the Block Erase command sequence at the
           desired block address. Table 41 shows the two-cycle Block Erase command sequence.

Table 41: Block-Erase Command Bus Cycles

                      Command  Setup Write Cycle              Confirm Write Cycle
Block Erase
                                     Address Bus    Data Bus           Address Bus        Data Bus
                               Device Address     0020h       Block Address         00D0h

Caution:   All block-erase operations require the addressed block to be unlocked, and a
           valid voltage applied to VPP throughout the block-erase operation. Otherwise,
           the operation aborts, setting the appropriate Status Register error bit(s).

           The Erase Confirm command latches the address of the block to be erased. The
           addressed block is preconditioned (programmed to all zeros), erased, and then verified.
           The read mode of the addressed partition is automatically changed to Read Status
           Register mode, and remains in effect until another read-mode command is issued.

Note:      Issuing the Read Status Register command to another partition switches that partition's
           read mode to the Read Status Register, thereby allowing block-erase progress to be
           monitored from that partition's address. SR0 indicates whether the addressed partition
           or other partition is erasing.

           During a block-erase operation, the Status Register indicates a busy status (SR7 = 0).
           Upon completion, the Status Register indicates a ready status (SR7 = 1). The Status
           Register should be checked for any errors, and then cleared.

           The only valid commands during a block erase operation are Read Array, Read Device
           Information, CFI Query, Read Status and Erase Suspend. After the block-erase
           operation has completed, any valid command can be issued.

Datasheet                                                                            April 2008
92                                                                                  309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Note:        Issuing the Read Array command to a partition that is actively erasing a main block
             causes subsequent reads from that partition to output invalid data. Valid array data is
9.8          output only after the block-erase operation has finished.

             Standby power levels are not realized until the block-erase operation has finished.
             Asserting RST# immediately aborts the block-erase operation, and array contents at
             the addressed location are indeterminate. The addressed block should be erased, and
             the data re-programmed.

             Blank Check Operation

             Blank Check is used to see if a main-array block is completely erased. A Blank Check
             operation is performed one block at a time, and cannot be used during Program
             Suspend or Erase Suspend.

             To use Blank Check, first issue the Blank Check setup command followed by the confirm
             command. The read mode of the addressed partition is automatically changed to Read
             Status Register mode, which remains in effect until another read-mode command is
             issued.

Table 42: Blank Check Command Bus Cycles

                                              Setup Write Cycle            Confirm Write Cycle

             Command

                                                    Address Bus  Data Bus  Address Bus     Data Bus
                                              Block Address                               00D0h
Blank Check                                                      00BCh     Block Address

             During a blank check operation, the Status Register indicates a busy status (SR7 = 0).
             Upon completion, the Status Register indicates a ready status (SR7 = 1).

Note:        Issuing the Read Status Register command to another partition switches that partition's
             read mode to Read Status Register mode, thereby allowing the blank check operation
             to be monitored from that partition's address.

             The Status Register should be checked for any errors, and then cleared. If the Blank
             Check operation fails, i.e., the block is not completely erased, then the Status Register
             will indicate a Blank Check error (SR[7,5] = 1).

             The only valid command during a Blank Check operation is Read Status. Blank Check
             cannot be suspended. After the blank check operation has completed, any valid
             command can be issued.

9.9          Suspend and Resume

Note:        Program and erase operations of the main array can be suspended to perform other
             device operations, and then subsequently resumed. However, OTP Register
             programming or blank check operations cannot be suspended.

             To suspend an on-going erase or program operation, issue the Suspend command to
             any device address; the corresponding partition is not affected. Table 43 shows the
             Suspend and Resume command bus-cycles.

             Issuing the Suspend command does not change the read mode of the partition. The
             partition will be in Read Status Register mode from when the erase or program
             command was first issued, unless the read mode was changed prior to issuing the
             Suspend command.

April 2008                                                                                Datasheet
309823-10                                                                                            93
                                                      NumonyxTM StrataFlash Cellular Memory (M18)

Table 43: Suspend and Resume Command Bus Cycles

                                   Setup Write Cycle                 Confirm Write Cycle

           Command

                                         Address Bus  Data Bus  Address Bus      Data Bus
                                   Device Address                            ---
Suspend                            Device Address     00B0h     ---          ---
Resume
                                                      00D0h     ---

Note:      The program or erase operation suspends at pre-determined points during the
           operation after a delay of tSUSP. Suspend is achieved when SR[7,6] = 1 (erase-
           suspend) or SR[7,2] = 1 (program-suspend).

           Throughout the Block Erase Suspend or Program Suspend period, the addressed block
           must remain unlocked and a valid voltage applied to VPP. Otherwise, the erase or
           program operation will abort, setting the appropriate Status Register error bit(s). Also,
           WP# must remain unchanged.

           Asserting RST# aborts suspended block-erase and programming operations -- array
           contents at the addressed locations are indeterminate. The addressed block should be
           erased, and the data re-programmed.

           Not all commands are allowed when the device is suspended. Table 44 shows which
           device commands are allowed during Program Suspend or Erase Suspend.

Table 44: Valid Commands During Suspend

           Device Command                Program Suspend                      Erase Suspend
                                                                Allowed
Read Array                         Allowed                      Allowed
Read Status Register               Allowed                      Allowed
Clear Status Register              Allowed                      Allowed
Read Device Information            Allowed                      Allowed
CFI Query                          Allowed                      Allowed
Word Program                       Not Allowed                  Allowed
Buffered Program                   Not Allowed                  Not Allowed
Buffered Enhanced Factory Program  Not Allowed                  Not Allowed
Block Erase                        Not Allowed                  Not Allowed
Program/Erase Suspend              Not Allowed                  Allowed
Program/Erase Resume               Allowed

           During Suspend, reading from a block that is being erased or programmed is not
           allowed. Also, programming to a block that is in erase-suspend state is not allowed,
           and if attempted, will result in Status Register program error to be set (SR4 = 1).

           A block-erase under program-suspend is not allowed. However, word-program under
           erase-suspend is allowed, and can be suspended. This results in a simultaneous erase-
           suspend/ program-suspend condition, indicated by SR[7,6,2] = 1.

           To resume a suspended program or erase operation, issue the Resume command to
           any device address. The read mode of the resumed partition is unchanged; issue the
           Read Status Register command to return the partition to Read Status mode. The
           operation continues where it left off, and the respective Status Register suspend bits
           are cleared.

Datasheet                                                                     April 2008
94                                                                           309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

9.10        When the Resume command is issued during a simultaneous erase-suspend/ program-
            suspend condition, the programming operation is resumed first. Upon completion of the
Note:       programming operation, the Status Register should be checked for any errors, and
            cleared. The resume command must be issued again to complete the erase operation.
            Upon completion of the erase operation, the Status Register should be checked for any
            errors, and cleared.

            Simultaneous Operations

            The multi-partition architecture of the flash device allows programming or erasing to
            occur in one partition while reads are performed from another partition. Only status
            reads are allowed in partitions that are busy programming or erasing.

            When OTP Registercommands are issued to a parameter any partition address, the OTP
            Registeris mapped onto that partition.

            Table 45, "Read-While-Program and Read-While-Erase Rules" shows the rules for
            reading from a partition while simultaneously programming or erasing within another
            partition.

Table 45: Read-While-Program and Read-While-Erase Rules

                                      Read modes allowed when program/erase busy in partition A

    Active Operation  Read Status                   Array Reads               Non-Array Reads1
Main-Array Program
Main-Array Erase      All partitions  All partitions except busy partition A  All partitions except busy partition A
OTP Register Program  All partitions  All partitions except busy partition A  All partitions except busy partition A
                      All partitions  All partitions except busy partition A  Not allowed

Note: OTP Register, Device Information, CFI Query.

9.11        Security

            The flash device incorporates features for protecting main-array contents and for
            implementing system-level security schemes. The following sections describe the
            available features.

9.11.1      Block Locking

            Two methods of block-lock control are available: software and hardware. Software
            control uses the Block Lock and Block Unlock commands; hardware control uses WP#
            along with the Block Lock-Down command.

            Upon power up or exit from reset, all main array blocks are locked, but not locked
            down. Locked blocks cannot be erased or programmed.

            Block lock and unlock operations are independent of the voltage level on VPP.

            Table 46 summarizes the command bus-cycles.

April 2008                                                                                       Datasheet
309823-10                                                                                                   95
                                                       NumonyxTM StrataFlash Cellular Memory (M18)

Table 46: Block Locking Command Bus Cycles

                                     Setup Write Cycle           Confirm Write Cycle

                            Command       Address Bus  Data Bus  Address Bus        Data Bus
                                     Block Address                              0001h
Lock Block                           Block Address     0060h     Block Address  00D0h
Unlock Block                         Block Address     0060h     Block Address  002Fh
Lock-Down Block                                        0060h     Block Address

           To lock, unlock, or lock-down a block, first issue the setup command to any address
           within the desired block. The read mode of the addressed partition is automatically
           changed to Read Status Register mode. Next, issue the desired confirm command to
           the block's address. Note that the confirm command determines the operation
           performed. The Status Register should be checked for any errors, and then cleared.

           The lock status of a block can be determined by issuing the Read Device Information
           command, and then reading from  + 02h. DQ0 indicates the lock
           status of the addressed block (0 = unlocked, 1 = locked), and DQ1 indicates the lock-
           down status of the addressed block (0 = lock-down not issued; 1 = locked-down
           issued). Section 9.4.3, "Read Device Information" on page 82 summarizes the details
           of this operation.

           Blocks cannot be locked or unlocked while being actively programmed or erased. Blocks
           can be locked or unlocked during erase-suspend, but not during program-suspend.

Note:      If a block-erase operation is suspended, and then the block is locked or locked down,
           the lock status of the block will be changed immediately. When resumed, the erase
           operation will still complete.

           Block lock-down protection is dependent on WP#. When WP# = VIL, blocks locked
           down are locked, and cannot be unlocked using the Block Unlock command. When
           WP# = VIH, block lock-down protection is disabled--locked-down blocks can be
           individually unlocked using the Block Unlock command. Subsequently, when WP# =
           VIL, previously locked-down blocks are once again locked and locked-down, including
           locked-down blocks that may have been unlocked while WP# was de-asserted.

           A locked-down block can only be unlocked by issuing the Unlock Block command with
           WP# deasserted. To return an unlocked block to the locked-down state, a Lock-Down
           command must be issued prior to asserting WP#.

           Issuing the Block Lock-Down command to an unlocked block does not lock the block.
           However, asserting WP# after issuing the Block Lock-Down command locks (and locks
           down) the block. Lock-down for all blocks is cleared upon power-up or exit from reset.
           Figure 49 summarizes block-locking operations.

Datasheet                                                                        April 2008
96                                                                              309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 49: Block Locking Operations

                                            Locked   Locked               Hardware
                                            [X,0,1]  Down2                 Locked2

                        Power Up                     [0,1,1]                [0,1,1]
                            -or-
                                                               WP# = VIL
                     Exit from Reset
                                                               WP# = VIH
                                          Unlocked
                                            [X,0,0]  Software             Unlocked
                                                      Locked               [1,1,0]
                                                      [1,1,1]

                     Software Control(Lock, Unlock, Lock-Down Command)

                     Hardware Control(WP#)

Notes:

1.      [n,n,n] denotes logical state of WP#, DQ1,and DQ0, respectively; X = Don't Care.

2.      [0,1,1] states should be tracked by system software to differentiate between the Hardware-Locked state and the Lock-

        Down state.

9.11.2      One-Time Programmable (OTP) Registers

            The device contains seventeen 128-bit One-Time Programmable (OTP) Registers, and
            twoa 16-bit OTP Lock Registers, as shown in Figure 50, "2-Kbit OTP Registers" on
            page 98. The OTP Lock Register 0 is used for locking the OTP Register 0, and OTP Lock
            Register 1 is used for locking OTP Registers 1 through 16.

            The OTP Register 0 consists of two 64-bit segments: a lower segment that is pre-
            programmed with a unique 64-bit value and locked at the factory; and an upper
            segment that contains all "ones" and is user-programmable. OTP Registers 1 through
            16 contain all "ones" and are user-programmable.

April 2008                                                                                Datasheet
309823-10                                                                                            97
                                                                                            NumonyxTM StrataFlash Cellular Memory (M18)

Figure 50: 2-Kbit OTP Registers

                                                  0x109

                                                       128-bit OTP Register 16

                                                                       (User-Programmable)
                                                  0x102

           0x91

                 128-bit OTP Register 1

                     (User-Programmable)

           0x8A

           0x89 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

                          OTP Lock Register 1

           0x88           64-bit Segment
                      (User-Programmable)
           0x85
           0x84  128-Bit OTP Register 0

           0x81           64-bit Segment
                      (Factory-Programmed)

           0x80 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

                         OTP Lock Register 0

Caution:   Each register contains OTP bits that can only be programmed from "one" to "zero" -
           register bits cannot be erased from "zero" back to "one". This feature makes the OTP
           registers particularly useful for implementing system-level security schemes, for
           permanently storing data, or for storing fixed system parameters.

           OTP Lock Register bits "lock out" subsequent programming of the corresponding OTP
           register. Each OTP Register can be locked by programming its corresponding lock bit to
           zero. As long as an OTP register remains unlocked (that is, its lock bit = 1), any of its
           remaining "one" bits can be programmed to "zero".

           Once an OTP Register is locked, it cannot be unlocked. Attempts to program a
           locked OTP Register will fail with error bits set.

           To program any OTP bits, first issue the Program OTP Register setup command at any
           device address. Next, write the desired OTP Register data at the desired OTP Register
           address. OTP Register and OTP Lock Register programming is performed 16 bits at a
           time; only "zeros" within the data word affect any change to the OTP register bits.

Datasheet                                                                                    April 2008
98                                                                                          309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Table 47: Program OTP Register Command Bus Cycles

                                                Setup Write Cycle              Confirm Write Cycle

                            Command             Address Bus  Data Bus          Address Bus   Data Bus
Program OTP Register                       Device Address
                                                             00C0h       OTP Register Address Register Data

            Attempting to program an OTP register outside of the OTP register space causes a
            program error (SR4 = 1). Attempting to program a locked OTP Register causes a
            program error and a lock error (SR4 = 1, SR1 = 1).

            To read from any of the OTP registers, first issue the Read Device Information
            command. Then read from the desired OTP Register address offset. For additional
            details, refer to Section 9.4.3, "Read Device Information" on page 82.

9.11.3      Global Main-Array Protection

            Global main-array protection can be implemented by controlling VPP. When
            programming or erasing main-array blocks, VPP must be equal to, or greater than VPPL
            (min). When VPP is below VPPLK, program or erase operations are inhibited, thus
            providing absolute protection of the main array.

            Various methods exist for controlling VPP, ranging from simple logic control to off-board
            voltage control. Figure 51 shows example VPP supply connections that can be used to
            support program/erase operations and main-array protection.

Figure 51: Example VPP Supply Connections

            VCC                      VCC                          VCC    VPPL  VCC
                  VPPH               VPP                     PROT#             VPP

               10

             Factory Programming: VPP = VPPH       Program/Erase Enable: PROT# = VIH
             Program/Erase Protection: VPP  VPPLK   Program/Erase Protection: PROT# = VIL

            VCC                      VPPL  VCC               VCC               VCC
                  VPPH                     VPP                     VPPL        VPP

             Low-Voltage Programming: VPP = VPPL    Low-Voltage Programming: VPP = VCC
                         - or-                      Program/Erase Protection: None

             Factory Programming: VPP = VPPH

April 2008                                                                                   Datasheet
309823-10                                                                                               99
                                                                      NumonyxTM StrataFlash Cellular Memory (M18)

10.0 Device Command Codes

Table 48: Command Bus Operations

Registers                        Command                       Code                                            Description
                          Program Read               (Setup/Confirm)
Read Modes                Configuration Register                      Issuing this command sequence programs the Read Configuration
                          Program Enhanced               0060h/0003h  Register. The RCR value is placed on the address bus.
Program/Erase Operations  Configuration Register         0060h/0004h
                          Program OTP Register                        Issuing this command sequence programs the Enhanced
Security                  Read Array                          00C0h   Configuration Register. The ECR value is placed on the address
                          Read Status Register                00FFh   bus.
                          Clear Status Register               0070h
                          Read Device Information             0050h   Issuing this command programs the Protection Registers or the
                                                              0090h   Lock Registers associated with them.
                          CFI Query                           0098h
                                                                      Issuing this command places the addressed partition in Read Array
                          Word Program                        0041h   mode. Subsequent reads outputs array data.

                          Buffered Program              00E9h/00D0h   Issuing this command places the addressed partition in Read
                                                                      Status mode. Subsequent reads outputs Status Register data.
                          Buffered Enhanced Factory     0080h/00D0h
                          Program                       0020h/00D0h   Issuing this command clears all error bits in the Status Register.
                          Block Erase
                          Program/Erase Suspend               00B0h   Issuing this command places the addressed partition in Read
                                                              00D0h   Device Information mode. Subsequent reads from specified
                          Program/Erase Resume          00BCh/00D0h   address offsets outputs unique device information.
                          Blank Check                    0060h/0001h
                          Lock Block                    0060h/00D0h   Issuing this command places the addressed partition in CFI Query
                          Unlock Block                   0060h/002Fh  mode. Subsequent reads from specified address offsets outputs
                          Lock Down Block                             CFI data.

                                                                      This command prepares the device for programming a single word
                                                                      into the flash array. On the next bus write cycle, the address and
                                                                      data are latched and written to the flash array. The addressed
                                                                      partition automatically switches to Read Status Register mode.

                                                                      This command sequence initiates and executes a buffered
                                                                      programming operation. Additional bus write/read cycles are
                                                                      required between the setup and confirm commands to properly
                                                                      perform this operation. The addressed partition automatically
                                                                      switches to Read Status Register mode.

                                                                      This command sequence initiates and executes a BEFP operation.
                                                                      Additional bus write/read cycles are required after the confirm
                                                                      command to properly perform the operation. The addressed
                                                                      partition automatically switches to Read Status Register mode.

                                                                      Issuing this command sequence erases the addressed block. The
                                                                      addressed partition automatically switches to Read Status mode.

                                                                      Issuing this command to any device address initiates a suspend of
                                                                      a program or block-erase operation already in progress. SR6 = 1
                                                                      indicates erase suspend, and SR2 = 1 indicates program suspend.

                                                                      Issuing this command to any device address resumes a suspended
                                                                      program or block-erase operation. A program suspend nested
                                                                      within an erase suspend is resumed first.

                                                                      This command sequence initiates the blank check operation on a
                                                                      block.

                                                                      Issuing this command sequence sets the lock bit of the addressed
                                                                      block.

                                                                      Issuing this command sequence clears the lock bit of the
                                                                      addressed block.

                                                                      Issuing this command sequence locks down the addressed block.

Datasheet                                                              April 2008
100                                                                   309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

11.0 Flow Charts

Figure 52: Word Program for Main Array Flowchart

                                                 WORD PROGRAM PROCEDURE

            St art                                             Bus Command                 C o mmen ts
                                                           Op er ati o n

              Write 0x41,                                  Write  Program Data = 0x41
            Word Address                                            Setup Addr = Location to program
                           (Setup )

                                                           Write  D at a    Data = Data to program
                                                                            Addr = Location to program
            Write Data,
                           (Confirm)
            Word Address

                                                           Read   None Main or Parameter status register data

            Read Status                           Program                   Check SR[7]
               Register                           Suspend
                                                           Idle   None 1 = WSM Ready
               SR[7] = 0                            Loop
                                             No                             0 = WSM Busy
                                     Suspend ?   Yes

                     1                                     Repeat for subsequent Word Program operations.

            Full Status                                    Full Status Register check can be done after each program, or
               Check                                       after a sequence of program operations.

            (if desired)                                   Write 0xFF after the last operation to set to the Read Array
                                                           state.

               Program                FULL STATUS CHECK PROCEDURE
              C om plet e
                                                               Bus Command                 C o mmen ts
            Read Status                                    Op er ati o n
               Register
                                                           Idle   None      Check SR[4]:
               SR[4] = 0                                                    1 = Data Program Error
                       1        Program
                                Success                    Idle   None      Check SR[1]:
               SR[1] = 1                                                    1 = Block locked; operation aborted
                       0   Device Protect
                                  Error                    Idle   None Check SR[3]:
               SR[3] = 1                                                    1 = VPP Error
                       0      Vpp Range
                                  Error                                     Check SR[8] AND SR[9]:
               SR[8] or 1
               SR[9] =      See Table on the                                0 0=Region program successfu.l
                           right for explantion
                       0                                                    1 0= Attempted write with object
            Program Fail
                                                           Idle   None data to C ontrol Mode regio.n

                                                                            0 1= Attempted rewrite to Object

                                                                            Mode region.

                                                                            1 1=Attempted write using illegal
                                                                            command.

                                                           SR[3] MUST be cleared before the Write State Machine will
                                                           allow further program attempts.

                                                           If an error is detected, clear the Status Register before
                                                           continuing operations - only the Clear Staus Register
                                                           command clears the Status Register error bits.

                                                                                                            .

April 2008                                                                                                                Datasheet
309823-10                                                                                                                          101
                                                       NumonyxTM StrataFlash Cellular Memory (M18)

Figure 53: Program Suspend/Resume Flowchart

                       PROGRAM SUSPEND / RESUME PROCEDURE

       S tart                                  Bus     Com m and  Com m ents
                                           O peration
Program Suspend
                                           W rite      P rogram D ata = B 0h
    W rite B0h                                         Suspend A ddr = B lock to suspend (B A )
  Any Address
                                           W rite      R ead D ata = S R (1)
   R ead S tatus                                       S tatus A ddr = S am e partition

   W rite S R (1)                          Read                   S tatus register data
Sam e P artition                                                  A ddr = S uspended block (B A )

  R ead S tatus
     R egister

SR.7 =             0                       Standby                C heck S R .7
                                                                  1 = W SM ready
                                                                  0 = W SM busy

           1

SR.2 =             0       P ro g ra m     Standby                C heck S R .2
                         C om pleted        W rite                1 = Program suspended
           1                                Read       Read       0 = P rogram com pleted
R ead Array             Read Array                    A rra y
                                                                  D ata = FFh
  W rite FF h             W rite FFh                              A ddr = A ny address w ithin the
S usp P artition       P gm 'd P artition                         suspended partition

                                                                  R ead array data from block other than
                                                                  the one being program m ed

R ead Array                                W rite      P rogram D ata = D 0h
    D ata                                              R esum e A ddr = S uspended block (B A )

Done               No                      If the suspended partition w as placed in R ead A rray m ode:

R eading                                               Read       R eturn partition to Status m ode:
                                                       S tatus    D a ta = S R (1)
              Yes                          W rite
Program R esum e                                                  A ddr = S am e partition

    W rite D 0h
   Any Address

    P ro g ra m        R ead Array
   R esum ed               D ata

  R ead S tatus

   W rite 70h
Sam e P artition

                                                                                                   PG M _SU S.W M F

Datasheet                                                                                              April 2008
102                                                                                                   309823-10
NumonyxTM StrataFlash Cellular Memory (M18)

Figure 54: Buffered Program Flowchart

                                                                                                                                       Buffer Programming Procedure

                                                                                                                                                                            Bus       Command     Comments
                                                                                                                                                                        Operation
                                                                                               Issue Read Status                                                                      None        SR[7] = Valid
                                                                                                                                                                           Read       None        Addr = Block Address
                                                                                               Register Command                    No                                    (Note 1)
                                                                                                                                                                                                  Check SR[7]:
                                                                                               at Partition Address                                                         Idle                  1 = Write Buffer available
                                                                                                                                                                                                  0 = No Write Buffer available

                                                                                                                                                                         Write        Read Array  Data = 0xFF
                                                                                                                                                                        (Note 2)                  Addr = Block Address

                                                                                                    Flash Ready? 0 = No                  Timeout?                        Write        Buffer Prog. Data = 0xE9
                                                                                                        SR[7] =                                    Yes                  (Note 3)          Setup Addr = Block Address

                                                                                                               1 = Yes                 Timeout error                       Write      None        Data = N = Word Count - 1
                                                                                                                                                                        (Notes 4,5)               (N = 0 corresponds to count = 1)
                                                                                                 Issue Read Array                                                                                 Addr = Buffer Address
                                                                                               Command at Pa1rti=tioYnes
            No write commands are allowed during this period. Current and other partitions of                                                                               Write     None        Data = Write Buffer Data
               the device can be read by addressing the location and driving OE# low.                  Address                                                          (Notes 6, 7)              Addr = Word Address

                                                                                                   Set Timeout or                                                           Write     None        Data = Write Buffer Data
                                                                                                    Loop Counter                                                        (Notes 6, 7)              Addr = Word Address

                                                                                                                                                                         Write        Buffer Prog. Data = 0xD0
                                                                                                                                                                        (Note 8)
                                                                                               Issue Buffer Prog. Cmd.                                                                Conf.       Addr = Block Address
                                                                                                          0xE 9,
                                                                                                                                                                         Read         None        Status register Data
                                                                                                     Block Address                                                      (Note 9)                  Addr = Block Address
                                                                                                 Write Word Count-1,
                                                                                                                                                                        Standby       None        Check SR[7]:
                                                                                                     Buffer Address                                                                               1 = WSM Ready
                                                                                                                                                                                                  0 = WSM Busy
                                                                                                Buffer Program Data,
            Only other                                                                               Word Address                               X=X+1                   NOTES:
               partitions of                                                                                                                                            1. The device outputs the Status Register when read.
                  the device                                                                               X= 0                           Write Buffer Data,            2. The device outputs the array data when read.
                      can be read                                                                                                            Word Address               3. Buffer Programming is available in the main array only. This
                                                                                                                               No                       No              algorithm may be used for MLC or PSBC programming. Upon
                                                                                                          X = N?                                                        issuing 0xE9 the partition state does not changed.
                                                                                                                                              Abort Buffer              4. Word count value on D[8:0] is loaded into the word count
                                                                                                                  Yes                          Program?                 register. Count ranges for this device are N = 0x000 to 0x1FF.
                                                                                                  Write Confirm 0xD0                                                    5. Buffer address on A[MAX:9] specifies a single 512-word
                                                                                                   and Block Address                                    Yes             buffer-size array region. This is latched and held constant
                                                                                                                                           Write to another             during the entire operation.
                                                                                                                                             Block Address              6. The word address within the buffer, specified by A [8:0], is
                                                                                                                                                                        provided. Upper address bits are ignored.
                                                                                                                                       Buffer Program Aborted           7. The device aborts the Buffer Program command if the current
                                                                                                                                                                        address is outside the original block address .
                                                                                                                                                                        8. Upon issuing 0xD0 the partition is placed in Status Read
                                                                                                                                                                        mode. If block address changes, Buffer Program will abort.
                                                                                                                                                                        9. The Status Register indicates an improper command
                                                                                                                                                                        sequence if the Buffer Program command is aborted; use the
                                                                                                                                                                        Clear Status Register command to clear error bits.

            Commands may be issued to the device.                                                                                                                       Full status check can be done after all erase and write
                                                                                                                                                                        sequences complete. For a detailed flowchart, please refer to
                                                                                                                                                                        `Full Status Check Procedure' flowchart under `Word Program
                                                                                                                                                                        for Main Array' flowchart.

                                                                                               Read Status Register                                            Suspend  Write 0xFF after the last operation to place the partition in the
                                                                                                                                                               Program  Read Array state.
                                                                                                       SR[7] =? 0
                                                                                                                  1                            No                Loop

                                                                                                      Full Status                      Suspend Yes
                                                                                                  Check if Desired                     Program?

                                                                                               Program Complete                                                                                                                            .

                                                                                                                                                                                                                                           .

April 2008                                                                                                                                                                                                                                    Datasheet
309823-10                                                                                                                                                                                                                                              103
                                                                                                   NumonyxTM StrataFlash Cellular Memory (M18)

Figure 55: Buffered EFP Flowchart

                    BUFFERED ENHANCED FACTORY PROGRAMMING(Buffered-EFP) PROCEDURE

                    Setup Phase                                        Program & Verify Phase                                     Exit Phase

                                  Start                                   Data Stream Ready                                       Read Status Reg .

                        VPP applied ,                                      Initialize Count :                      No (SR [7]=0)   BEFP
                     Block unlocked                                               X= 0                                            Exited?

                       Write 0x80 @                                       Write Data @ 1ST                                             Yes (SR [7]=1)
                    1ST Word Address                                        Word Address
                                                                                                                                  Full Status Check
                      Write 0xD0 @                                        Increment Count :                                           Procedure
                    1ST Word Address                                            X = X+1
                                                                                                                                  Program
                    BEFP setup delay                                                                                              Complete

                    Read Status Reg .                                     N
                                                                                    X = 512?
                         BEFP Setup Yes (SR[7]=0)
                            Done ?                                                       Y
                                  No (SR[7]=1)                            Read Status Reg .

                     Check VPP, Lock                                                          No (SR[0]=1)
                     Errors (SR[3,1])
                                                                                    Program
                             Exit                                                    Done ?

                                                                                    Yes (SR[0]=0)

                                                                       N            Last

                                                                                    Data?

                                                                                           Y

                                                                             Write 0xFFFF,

                                                                          Address Not within
                                                                             Current Block

                    BEFP Setup                                            BEFP Program & Verify                                   BEFP Exit

            Bus     Operation            Comments            Bus State Operation              Comments              Bus     Operation         Comments
           State                                                                                                   State

           W r ite  Unlock        VPPH applied to VPP        Read       Status Data = Status Register Data         Read      Status Data = Status Reg . Data
                    Block                                              Register Address = 1ST Word Addr .                   Register Address = 1ST Word Addr
                                  Data = 0x80 @ 1ST Word
            Write BEFP            Address                    Standby   Data Stream  Check SR [ 0]:                 Standby  Check Exit  Check SR [7]:
           (Note 2) Setup                                                 Ready ?   0 = Ready for Data                         Status   0 = Exit Not Completed
                                  Data = 0xD0 @ 1ST                                 1 = Not Ready for Data                              1 = Exit Completed
                     BEFP         Word Address
           W r ite  Confirm                                            Initialize
                                                                        Count
                     Status       Data = Status Reg . Data   Standby                X=0                            Repeat for subsequent blocks ;
                    Register      Address = 1ST Word Addr
           Read                                               W r ite     Load      Data = Data to Program         After BEFP exit , a full Status Register check can
                                                             (Note 3)     Buffer    Address = 1ST Word Addr .      determine if any program error occurred ;
                    BEFP          Check SR [7]:                                                                    See full Status Register check procedure in the
           Standby                                           Standby   Increment    X = X+1                        Word Program flowchart .
                    Setup         0 = BEFP Ready                         Count
                    Done ?        1 = BEFP Not Ready                                                               Write0xFF to enter Read Array state .

                           Error  If SR[ 7] is set , check:  Standby      Buffer    X = 512?
           Standby Condition                                              Full?     Yes = Read SR [0]
                                  SR[3] set = VPP Error                             No = Load Next Data Word
                          Check   SR[1] set = Locked Block

                                                             Read       Status Data = Status Reg . data
                                                                       Register Address = 1ST Word Addr .

                                                             Standby   Program      Check SR [ 0]:
                                                                        D one ?
                                                                                    0 = Program Done
                                                                                    1 = Program in Progress

                                                             Standby       Last     No = Fill buffer again
                                                                          Data?     Yes = Exit

                                                             W r ite   Exit Prog & Data = 0xFFFF @ address not in
                                                                       Verify Phase current block