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PC97338VLJ

器件型号:PC97338VLJ
厂商名称:National Semiconductor(TI )
厂商官网:http://www.ti.com
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器件描述

ACPI 1.0 and PC98/99 Compliant SuperI/O

PC97338VLJ器件文档内容

                                                                                                                 November 1998     PC87338/PC97338 ACPI 1.0 and PC98/99 Compliant SuperI/O

PC87338/PC97338
ACPI 1.0 and PC98/99 Compliant SuperI/O

General Description                                                    Differences between the PC87338 and PC97338 are
                                                                       indicated in italics. These differences are summarized
The PC97338 is a fully ACPI 1.0 and PC98/99 com-                       in Appendix A.
pliant, ISA based Super I/O. It is functionally compat-
ible with the PC87338. It includes a Floppy Disk                       Features
Controller (FDC), two Serial Communication Control-
lers (SCC) for UART and Infrared support, one                          s Meets ACPI 1.0 and PC98/99 requirements
IEEE1284 compatible Parallel Port, and two general
purpose Chip Select signals for game port support.                     s Backward compatible with PC87338
The device supports power management as well as
3.3V and 5V mixed operation making it particularly                     s 100% compatibility with Plug and Play require-
suitable for notebook and sub-notebook applications.                       ments specified in the "Hardware Design Guide for
                                                                           Microsoft Windows 95", ISA, EISA, and Micro-
The PC87338 and PC97338 are fully compliant to the                         Channel architectures
Plug and Play specifications included in the "Hard-
ware Design Guide for Microsoft Windows 95".                           s A special Plug and Play module includes:

                                                                           -- Flexible IRQs, DMAs and base addresses
                                                                           -- General Interrupt Requests (IRQs) that can be

                                                                               multiplexed to the ten supported IRQs

Block Diagram

CS1,0        Configuration Input           Serial Interface              Serial Fast IR
                    Signals                                            Interface Interface

  General    Configuration                               SCC1              SCC2
Chip Select    Registers
                                                      (16550 UART)     (16550 UART +
                                                                         INFRARED)

                                           Interrupt                                                   Floppy Disk
                                           and DMA                                                  Controller (FDC)

Micro-                                                                                                      with      Floppy
processor                                                                                              Digital Data   Drive
Address                                                                                             Separator (DDS)   Interface

Data and                                                                                  Floppy    (Enhanced 8477)
Control                                                                                    Drive
                                                                                         Interface
             Plug and Play                 Power-                        IEEE1284
                Support                    Down                         Parallel Port
                                            Logic
                                                                    High Current Driver

           DMA IRQ IRQ Input               Control

Channels       Signals                                              Data Handshake

TRI-STATE is a registered trademark of National Semiconductor Corporation.
IBM, MicroChannel, PC-AT and PS/2 are registered trademarks of International Business Machines Corporation.
Microsoft and Windows are registered trademarks of Microsoft Corporation.

1998 National Semiconductor Corporation                           1                                            www.national.com
s A new, high performance, on-chip Floppy Disk                    -- Bidirectional data transfer under either soft-
    Controller (FDC) provides:                                        ware or hardware control
    -- Software compatibility with the PC8477, which
        contains a superset of the floppy disk controller         -- Compatibility with ISA, EISA, and MicroChan-
        functions in the DP8473, the NEC PD765A                     nel parallel ports
        and the N82077
    -- A modifiable 13-bit address                                -- Multiplexing of additional external FDC signals
    -- Ten IRQ channel options                                        on parallel port pins that enables use of an ex-
    -- Four 8-bit DMA channel options                                 ternal Floppy Disk Drive (FDD)
    -- 16-byte FIFO
    -- Burst and non-burst modes                                  -- A protection circuit that prevents damage to the
    -- Low-power CMOS with enhanced power-down                        parallel port when an external printer powers
        mode                                                          up or operates at high voltages
    -- A new, high-performance, on-chip, digital data
        separator without external filter components              -- 14 mA output drivers
    -- Support for 5.25"/3.5" floppy disk drives
    -- Automatic media sense support                          s Two general purpose pins for two programmable
    -- Perpendicular recording drive support                      chip select signals can be programmed for game
    -- Three mode Floppy Disk Drive (FDD) support                 port control.
    -- Full support for IBM's Tape Drive Register
        (TDR) implementation                                  s An address decoder that:
    -- Support for new fast tape drives (2 Mbps) and
        standard tape drives (1 Mbps, 500 Kbps and                -- Selects all primary and secondary ISA ad-
        250 Kbps)                                                     dresses, including COM1-4 and LPT1-3
    -- Support for both FM and MFM modes.
                                                                  -- Decodes up to 16 address bits
s Two Serial Communication Controllers provide:
    -- Software compatibility with the 16550A and the         s Clock source:
        16450
    -- A modifiable 13-bit address                                -- An internal clock multiplier generates all re-
    -- Ten IRQ channel options                                        quired internal frequencies.
    -- MIDI baud rate support
    -- Four 8-bit DMA channel options on SCC2                     -- A clock input source 14.318 MHz, 24 MHz, or
    -- Shadow register support UART write-only bits                   48 MHz may be selected

s A fast universal Infrared interface on SCC2 sup-            s Enhanced power management features:
    ports the following:
    -- Data rates of up to 115.2 Kbps (SIR)                       -- Special power-down configuration registers
    -- A data rate of 1.152 Mbps (MIR)
    -- A data rate of 4.0 Mbps (FIR)                              -- Enhanced programmable FDC command to
    -- Selectable internal or external modulation/de-                 trigger power down
        modulation (Sharp-IR)
    -- Consumer Electronic IR mode                                -- Programmable power-down and wake-up
                                                                      modes
s A bidirectional parallel port that includes:
    -- A modifiable 13-bit address                                -- Two dedicated pins for FDC power manage-
    -- Ten IRQ channel options                                        ment
    -- Four 8-bit DMA channel options
    -- An Enhanced Parallel Port (EPP) compatible                 -- Low power-down current consumption (typical-
        with version EPP 1.9 (IEEE1284 compliant),                    ly for PC97338, 400 A for 3.3V and 600 A for
        that also supports version EPP 1.7 of the Xir-                5V application)
        com specification.
    -- An Extended Capabilities Port (ECP) that is                -- Reduced pin leakage current
        IEEE1284 compliant, including level 2
                                                                  -- Low power CMOS technology

                                                                  -- The ability to shut off clocks to either the entire
                                                                      chip or only to specific modules

                                                              s Mixed voltage support provides:

                                                                  -- Standard 5 V operation

                                                                  -- Low voltage 3.3 V operation

                                                                  -- Simultaneous internal 3.3 V operation and re-
                                                                      ception or transmission to devices that have ei-
                                                                      ther 3.3 V or 5 V power supply

                                                              s 100-pin TQFP VJG package - PC87338/PC97338

                                                              s 100-pin PQFP VLJ package - PC87338/PC97338

                                                           2  www.national.com
                             Basic Configuration

                      Clock  X1(CLKIN)                                             CS0,1                   Game
                                                                                                            Port
ISA Bus           External   MR                                                                  SIN1
                   Device    AEN                                                   BOUT1/SOUT1               EIA
                                                                                                          Drivers
                  Parallel   A0-A15                                                             RTS1
                    Port                                                                        DTR1          IR
                             D0-D7                                                              CTS1     Interface
                Connector                                                                       DSR1
                             RD                                                                 DCD1         EIA
          Configuration      WR                                                                           Drivers
         Selection Logic     IOCHRDY                                                               RI1
                             ZWS                                                                            FDC
                             IRQ3-7, 9-12, 15                                                    IRTX   Connector
                             TC                                                             IRRX1,2
                             DACK0,1,2,3                                                    IRSL0-2
                             DRQ0,1,2,3

                                      PC87338VLJ

                             SIRQI1,2,3

                                      PC87338VJG

                                          Super I/O

                             PD0/INDEX                                                           SIN2
                             PD1/TRK0                                              BOUT2/SOUT2
                             PD2/WP
                             PD3/RDATA                                                          RTS2
                             PD4/DSKCHG                                                         DTR2
                             PD5/MSEN0                                                          CTS2
                             PD6/DRATE0                                                         DSR2
                             PD7/MSEN1                                                          DCD2
                             SLIN/STEP/ASTRB
                             STB/WRITE                                                             RI2
                             AFD/DENSEL/DSTRB
                             INIT/DIR                                                         RDATA
                             ACK/DR1                                                         WDATA
                             ERR/HDSEL                                                       WGATE
                             SLCT/WGATE                                                       HDSEL
                             PE/WDATA
                             BUSY/MTR1/WAIT                                                        DIR
                             PNF                                                                STEP
                                                                                                TRK0
                             BADDR0,1                                                         INDEX
                             CFG0                                                          DSKCHG
                             IDLE
                                 PD                                                                WP
                                                         ADRATE0,1                   IDLE/MTR0,1
                                                                 DRATE0,1/MSEN0,1
                                                                                               DR0,1

                                                                                                DR23
                                                                                                DRV2
                                                                                            DENSEL

                                External               FDC
                             Power Down           Configuration

                                Control               Logic

                                               3                                                        www.national.com
                             Basic Configuration

                      Clock  X1(CLKIN)                                             CS0,1                  Game
                                                                                                           Port
ISA Bus           External   MR                                                                 SIN1
                   Device    AEN                                                            SOUT1           EIA
                                                                                                         Drivers
                  Parallel   A0-A15                                                            RTS1
                    Port                                                           BOUT1/DTR1                IR
                             D0-D7                                                                      Interface
                Connector                                                                      CTS1
                             RD                                                               DSR1          EIA
          Configuration      WR                                                               DCD1       Drivers
         Selection Logic     IOCHRDY
                             ZWS                                                                  RI1      FDC
                             IRQ3-7, 9-12, 15                                                          Connector
                             TC                                                                 IRTX
                             DACK0,1,2,3                                                   IRRX1,2
                             DRQ0,1,2,3                                            IRSL0-2/ID0-2

                                      PC97338VLJ

                             SIRQI1,2,3

                                      PC97338VJG

                                          Super I/O

                             PD0/INDEX                                                         SIN2
                             PD1/TRK0                                                      SOUT2
                             PD2/WP
                             PD3/RDATA                                                        RTS2
                             PD4/DSKCHG                                            BOUT2/DTR2
                             PD5/MSEN0
                             PD6/DRATE0                                                       CTS2
                             PD7/MSEN1                                                       DSR2
                             SLIN/STEP/ASTRB                                                 DCD2
                             STB/WRITE
                             AFD/DENSEL/DSTRB                                                    RI2
                             INIT/DIR
                             ACK/DR1                                                        RDATA
                             ERR/HDSEL                                                     WDATA
                             SLCT/WGATE                                                    WGATE
                             PE/WDATA                                                      HDSEL
                             BUSY/MTR1/WAIT
                             PNF                                                                DIR
                                                                                              STEP
                             BADDR0,1                                                         TRK0
                             CFG0                                                           INDEX
                             IDLE                                                       DSKCHG
                                 PD
                                                         ADRATE0,1                               WP
                                                                 DRATE0,1/MSEN0,1  IDLE/MTR0,1

                                                                                             DR0,1

                                                                                              DR23
                                                                                             DRV2
                                                                                         DENSEL

                                External                FDC
                             Power Down           Configuration

                                Control                Logic

                                               4                                                       www.national.com
Table of Contents

1.0 Pin Descriptions

   1.1 CONNECTION DIAGRAMS ............................................................................................................. 18
   1.2 SIGNAL/PIN DESCRIPTIONS .......................................................................................................... 22

2.0 Configuration

   2.1 OVERVIEW ...................................................................................................................................... 36

   2.2 CONFIGURATION REGISTER SETUP ........................................................................................... 36
        2.2.1 Hardware Device Configuration .............................................................................................. 36
        2.2.2 Software Device Configuration ................................................................................................ 38
        2.2.3 Updating Configuration Registers ........................................................................................... 38
        2.2.4 Reserved Bits in Configuration Registers ................................................................................ 38
        2.2.5 INDEX and DATA Register Locations ..................................................................................... 38
        2.2.6 Plug and Play Protocol ............................................................................................................ 39

   2.3 THE CONFIGURATION REGISTERS .............................................................................................. 40
        2.3.1 Configuration Register Bitmaps ............................................................................................... 41
        2.3.2 Function Enable Register (FER), Index 00h ............................................................................ 45
        2.3.3 Function Address Register (FAR), Index 01h .......................................................................... 47
        2.3.4 Power and Test Register (PTR), Index 02h ............................................................................ 47
        2.3.5 Function Control Register (FCR), Index 03h ........................................................................... 48
        2.3.6 Printer Control Register (PCR), Index 04h .............................................................................. 49
        2.3.7 Power Management Control Register (PMC), Index 06h ........................................................ 50
        2.3.8 Tape, SCCs and Parallel Port Configuration Register (TUP), Index 07h ................................ 51
        2.3.9 SuperI/O Chip Identification Register (SID), Index 08h ........................................................... 52
        2.3.10 Advanced SuperI/O Chip Configuration Register (ASC), Index 09h ..................................... 52
        2.3.11 Chip Select 0 Low Address Register (CS0LA), Index 0Ah .................................................... 53
        2.3.12 Chip Select 0 Configuration Register (CS0CF), Index 0Bh ................................................... 53
        2.3.13 Chip Select 1 Low Address Register (CS1LA), Index 0Ch .................................................... 54
        2.3.14 Chip Select 1 Configuration Register (CS1CF), Index 0Dh ................................................... 54
        2.3.15 Chip Select 0 High Address Register (CS0HA), Index 10h ................................................... 55
        2.3.16 Chip Select 1 High Address Register (CS1HA), Index 11h ................................................... 55
        2.3.17 SuperI/O Chip Configuration Register 0 (SCF0), Index 12h ................................................. 55
        2.3.18 SuperI/O Chip Configuration Register 1 (SCF1), Index 18h ................................................. 56
        2.3.19 Plug and Play Configuration 0 Register (PNP0), Index 1Bh ................................................. 57
        2.3.20 Plug and Play Configuration 1 Register (PNP1), Index 1Ch ................................................. 58
        2.3.21 SuperI/O Chip Configuration Register 2 (SCF2), Index 40h ................................................. 58
        2.3.22 Plug and Play Configuration 2 Register (PNP2), Index 41h .................................................. 59
        2.3.23 Parallel Port Base Address Low Byte Register (PBAL), Index 42h ....................................... 60
        2.3.24 Parallel Port Base Address High Byte Register (PBAH), Index 43h ..................................... 60
        2.3.25 SCC1 Base Address Low Byte Register (S1BAL), Index 44h ............................................... 61
        2.3.26 SCC1 Base Address High Byte Register (S1BAH), Index 45h ............................................. 61
        2.3.27 SCC2 Base Address Low Byte Register (S2BAL), Index 46h ............................................... 61
        2.3.28 SCC2 Base Address High Byte Register (S2BAH), Index 47h ............................................. 62
        2.3.29 FDC Base Address Low Byte Register (FBAL), Index 48h ................................................... 62
        2.3.30 FDC Base Address High Byte Register (FBAH,) Index 49h .................................................. 62

5                  www.national.com
        2.3.31 SIO Base Address Low Byte Register (SBAL), Index 4Ah .................................................... 63
        2.3.32 SIO Base Address High Byte Register (SBAH), Index 4Bh .................................................. 63
        2.3.33 System IRQ Input 1 Configuration Register (SIRQ1), Index 4Ch .......................................... 63
        2.3.34 System IRQ Input 2 Configuration Register (SIRQ2), Index 4Dh .......................................... 64
        2.3.35 System IRQ Input 3 Configuration Register (SIRQ3), Index 4Eh .......................................... 65
        2.3.36 Plug-and-Play Configuration 3 Register (PNP3), Index 4Fh ................................................. 66
        2.3.37 SuperI/O Configuration 3 Register (SCF3), Index 50h .......................................................... 67
        2.3.38 Clock Control Register (CLK), Index 51h .............................................................................. 68
        2.3.39 Manufacturing Test Register (MTEST), Index 52h ................................................................ 68

3.0 The Digital Floppy Disk Controller (FDC)

   3.1 FDC FUNCTIONS ............................................................................................................................ 69
        3.1.1 Microprocessor Interface ......................................................................................................... 69
        3.1.2 System Operation Modes ........................................................................................................ 70

   3.2 DATA TRANSFER ............................................................................................................................ 70
        3.2.1 Data Rates .............................................................................................................................. 70
        3.2.2 The Data Separator ................................................................................................................. 70
        3.2.3 Perpendicular Recording Mode Support ................................................................................. 71
        3.2.4 Data Rate Selection ................................................................................................................ 72
        3.2.5 Write Precompensation ........................................................................................................... 72
        3.2.6 FDC Low-Power Mode Logic .................................................................................................. 73
        3.2.7 Reset ...................................................................................................................................... 73

   3.3 THE REGISTERS OF THE FDC ...................................................................................................... 74
        3.3.1 FDC Register Bitmaps ............................................................................................................. 74
        3.3.2 Status Register A (SRA), Offset 000 ....................................................................................... 75
        3.3.3 Status Register B (SRB), Offset 001 ....................................................................................... 76
        3.3.4 Digital Output Register (DOR), Offset 010 .............................................................................. 77
        3.3.5 Tape Drive Register (TDR), Offset 011 ................................................................................... 79
        3.3.6 Main Status Register (MSR), Offset 100 ................................................................................. 80
        3.3.7 Data Rate Select Register (DSR), Offset 100 ......................................................................... 82
        3.3.8 Data Register (FIFO), Offset 101 ............................................................................................ 83
        3.3.9 Digital Input Register (DIR), Offset 111 ................................................................................... 83
        3.3.10 Configuration Control Register (CCR), Offset 111 ................................................................ 84

   3.4 THE PHASES OF FDC COMMANDS .............................................................................................. 85
        3.4.1 Command Phase .................................................................................................................... 85
        3.4.2 Execution Phase ..................................................................................................................... 85
        3.4.3 Result Phase ........................................................................................................................... 87
        3.4.4 Idle Phase ............................................................................................................................... 88
        3.4.5 Drive Polling Phase ................................................................................................................. 88

   3.5 THE RESULT PHASE STATUS REGISTERS ................................................................................. 88
        3.5.1 Result Phase Status Register 0 (ST0) .................................................................................... 88
        3.5.2 Result Phase Status Register 1 (ST1) .................................................................................... 89
        3.5.3 Result Phase Status Register 2 (ST2) .................................................................................... 90
        3.5.4 Result Phase Status Register 3 (ST3) .................................................................................... 91

   3.6 THE FDC COMMAND SET .............................................................................................................. 91
        3.6.1 Abbreviations Used in FDC Commands .................................................................................. 92

6  www.national.com
        3.6.2 The CONFIGURE Command .................................................................................................. 94
        3.6.3 The DUMPREG Command ..................................................................................................... 95
        3.6.4 The FORMAT TRACK Command ........................................................................................... 96
        3.6.5 The INVALID Command ......................................................................................................... 99
        3.6.6 The LOCK Command ............................................................................................................ 100
        3.6.7 The MODE Command ........................................................................................................... 100
        3.6.8 The NSC Command .............................................................................................................. 103
        3.6.9 The PERPENDICULAR MODE Command ........................................................................... 103
        3.6.10 The READ DATA Command ............................................................................................... 105
        3.6.11 The READ DELETED DATA Command ............................................................................. 108
        3.6.12 The READ ID Command ..................................................................................................... 109
        3.6.13 The READ A TRACK Command ......................................................................................... 110
        3.6.14 The RECALIBRATE Command ........................................................................................... 110
        3.6.15 The RELATIVE SEEK Command ........................................................................................ 111
        3.6.16 The SCAN EQUAL, the SCAN LOW OR EQUAL and the SCAN HIGH

                  OR EQUAL Commands ...................................................................................................... 112
        3.6.17 The SEEK Command .......................................................................................................... 113
        3.6.18 The SENSE DRIVE STATUS Command ............................................................................ 114
        3.6.19 The SENSE INTERRUPT Command .................................................................................. 114
        3.6.20 The SET TRACK Command ............................................................................................... 115
        3.6.21 The SPECIFY Command .................................................................................................... 116
        3.6.22 The VERIFY Command ...................................................................................................... 118
        3.6.23 The VERSION Command ................................................................................................... 119
        3.6.24 The WRITE DATA Command ............................................................................................. 120
        3.6.25 The WRITE DELETED DATA Command ............................................................................ 121

   3.7 EXAMPLE OF A FOUR-DRIVE CIRCUIT USING THE PC87338/PC97338 .................................. 121

4.0 Parallel Port

   4.1 INTRODUCTION ............................................................................................................................ 123
        4.1.1 The Chip Parallel Port Modes ............................................................................................... 123
        4.1.2 Device Configuration ............................................................................................................. 123

   4.2 STANDARD PARALLEL PORT MODES ........................................................................................ 123
        4.2.1 Standard Parallel Port (SPP) Modes Register Set ................................................................ 124
        4.2.2 SPP Mode Parallel Port Register Bitmaps ............................................................................ 124
        4.2.3 Data Register (DTR), Offset 0 ............................................................................................... 124
        4.2.4 Status Register (STR), Offset 1 ............................................................................................. 125
        4.2.5 Control Register (CTR), Offset 2 ........................................................................................... 126

   4.3 ENHANCED PARALLEL PORT (EPP) MODES ............................................................................. 127
        4.3.1 Enhanced Parallel Port (EPP) Modes Register Set .............................................................. 128
        4.3.2 EPP Modes Parallel Port Register Bitmaps .......................................................................... 128
        4.3.3 SPP or EPP Data Register (DTR), Offset 0 .......................................................................... 129
        4.3.4 SPP or EPP Status Register (STR), Offset 1 ........................................................................ 129
        4.3.5 SPP or EPP Control Register (CTR), Offset 2 ...................................................................... 129
        4.3.6 EPP Address Register, Offset 3 ............................................................................................ 130
        4.3.7 EPP Data Port 0, Offset 4 ..................................................................................................... 130
        4.3.8 EPP Data Port 1, Offset 5 ..................................................................................................... 130
        4.3.9 EPP Data Port 2, Offset 6 ..................................................................................................... 130

7  www.national.com
        4.3.10 EPP Data Port 3, Offset 7 ................................................................................................... 131
        4.3.11 EPP Mode Transfer Operations .......................................................................................... 131

   4.4 EXTENDED CAPABILITIES PARALLEL PORT (ECP) MODES .................................................... 133
        4.4.1 Accessing the ECP Registers ............................................................................................... 134
        4.4.2 Software Operation in ECP Modes ....................................................................................... 134
        4.4.3 Hardware Operation in ECP Modes ...................................................................................... 134
        4.4.4 ECP Modes Parallel Port Register Bitmaps .......................................................................... 135
        4.4.5 ECP Data Register (DATAR), Bits 7-5 of ECR = 000 or 001, Offset 000h ............................ 136
        4.4.6 ECP Address FIFO (AFIFO) Register, Bits 7-5 of ECR = 011, Offset 000h .......................... 137
        4.4.7 ECP Status Register (DSR), Offset 001h .............................................................................. 137
        4.4.8 ECP Control Register (DCR), Offset 002h ............................................................................ 137
        4.4.9 Parallel Port Data FIFO (CFIFO) Register, Bits 7-5 of ECR = 010, Offset 400h ................... 138
        4.4.10 ECP Data FIFO (DFIFO) Register, Bits 7-5 of ECR = 011, Offset 400h ............................. 138
        4.4.11 Test FIFO (TFIFO) Register, Bits 7-5 of ECR = 110, Offset 400h ...................................... 139
        4.4.12 Configuration Register A (CNFGA), Bits 7-5 of ECR = 111, Offset 400h ............................ 139
        4.4.13 Configuration Register B (CNFGB), Bits 7-5 of ECR = 111, Offset 401h ............................ 139
        4.4.14 Extended Control Register (ECR), Offset 402h ................................................................... 140

   4.5 ECP MODE DESCRIPTIONS ......................................................................................................... 142
        4.5.1 Software Controlled Data Transfer (Modes 000 and 001) ..................................................... 142
        4.5.2 Automatic Data Transfer (Modes 010 and 011) .................................................................... 142
        4.5.3 FIFO Test Access (Mode 110) .............................................................................................. 143
        4.5.4 Configuration Registers Access (Mode 111) ......................................................................... 143
        4.5.5 Interrupt Generation .............................................................................................................. 143

   4.6 THE PARALLEL PORT MULTIPLEXER (PPM) ............................................................................. 144

   4.7 PARALLEL PORT PIN/SIGNAL LIST ............................................................................................. 144

5.0 Serial Communications Controllers (SCC1 and SCC2)

   5.1 FEATURES ..................................................................................................................................... 146

   5.2 FUNCTIONAL MODES OVERVIEW .............................................................................................. 146

   5.3 UART MODE .................................................................................................................................. 146

   5.4 SHARP-IR MODE ........................................................................................................................... 147

   5.5 IRDA 1.0 SIR MODE ...................................................................................................................... 147

   5.6 IRDA 1.1 MIR AND FIR MODES .................................................................................................... 147
        5.6.1 High Speed Infrared Transmit Operation .............................................................................. 148
        5.6.2 High Speed Infrared Receive Operation ............................................................................... 149

   5.7 CONSUMER ELECTRONIC IR (CEIR) MODE .............................................................................. 149
        5.7.1 CEIR Transmit Operation ...................................................................................................... 149
        5.7.2 CEIR Receive Operation ....................................................................................................... 150

   5.8 FIFO TIME-OUTS ........................................................................................................................... 150

   5.9 TRANSMIT DEFERRAL ................................................................................................................. 151

   5.10 AUTOMATIC FALLBACK TO 16550 COMPATIBILITY MODE .................................................... 151

   5.11 PIPELINING .................................................................................................................................. 152

   5.12 OPTICAL TRANSCEIVER INTERFACE ...................................................................................... 152

8  www.national.com
5.13 ARCHITECTURAL DESCRIPTION .............................................................................................. 153

5.14 BANK 0 ......................................................................................................................................... 153
     5.14.1 TXD/RXD Transmit/Receive Data Ports ........................................................................... 153
     5.14.2 IER Interrupt Enable Register .......................................................................................... 154
     5.14.3 EIR/FCR Event Identification/FIFO Control Registers ...................................................... 154
     5.14.4 LCR/BSR Link Control/Bank Select Register ................................................................... 157
     5.14.5 MCR Modem/Mode Control Register ............................................................................... 159
     5.14.6 LSR Link Status Register ................................................................................................. 160
     5.14.7 MSR Modem Status Register ........................................................................................... 162
     5.14.8 SPR/ASCR Scratchpad/Auxiliary Status and Control Register ........................................ 162

5.15 BANK 1 ......................................................................................................................................... 163
     5.15.1 LBGD Legacy Baud Generator Divisor Port ..................................................................... 164
     5.15.2 LCR/BSR Link Control/Bank Select Registers ................................................................. 164

5.16 BANK 2 ......................................................................................................................................... 164
     5.16.1 BGD Baud Generator Divisor Port ................................................................................... 164
     5.16.2 EXCR1 Extended Control Register 1 ............................................................................... 166
     5.16.3 LCR/BSR Link Control/Bank Select Registers ................................................................. 167
     5.16.4 EXCR2 Extended Control Register 2 ............................................................................... 167
     5.16.5 TXFLV TX_FIFO Level, Read-Only .................................................................................. 168
     5.16.6 RXFLV RX_FIFO Level, Read-Only ................................................................................. 168

5.17 BANK 3 ......................................................................................................................................... 168
     5.17.1 MID Module Identification Register, Read Only ............................................................... 168
     5.17.2 SH_LCR Link Control Register Shadow, Read Only ........................................................ 168
     5.17.3 SH_FCR FIFO Control Register Shadow, Read-Only ...................................................... 168
     5.17.4 LCR/BSR Link Control/Bank Select Registers ................................................................. 168

5.18 BANK 4 ......................................................................................................................................... 169
     5.18.1 TMR Timer Register ......................................................................................................... 169
     5.18.2 IRCR1 Infrared Control Register 1 ................................................................................... 169
     5.18.3 LCR/BSR Link Control/Bank Select Registers ................................................................. 169
     5.18.4 TFRL/TFRCC Transmitter Frame-Length/Current-Count ................................................. 170
     5.18.5 RFRML/RFRCC Receiver Frame Maximum-Length/Current-Count ................................ 170

5.19 BANK 5 ......................................................................................................................................... 170
     5.19.1 P_BGD Pipelined Baud Generator Divisor Register ........................................................ 170
     5.19.2 P_MDR Pipelined Mode Register ..................................................................................... 170
     5.19.3 LCR/BSR Link Control/Bank Select Registers ................................................................. 171
     5.19.4 IRCR2 Infrared Control Register 2 ................................................................................... 171
     5.19.5 ST_FIFO Status FIFO ...................................................................................................... 172

5.20 BANK 6 ......................................................................................................................................... 173
     5.20.1 IRCR3 Infrared Control Register 3 ................................................................................... 173
     5.20.2 MIRPW MIR Pulse Width Register ................................................................................... 173
     5.20.3 SIR_PW SIR Pulse Width Register .................................................................................. 174
     5.20.4 LCR/BSR Link Control/Bank Select Registers ................................................................. 174
     5.20.5 BFPL Beginning Flags/Preamble Length Register ........................................................... 174

5.21 BANK 7 ......................................................................................................................................... 175
     5.21.1 IRRXDC Infrared Receiver Demodulator Control Register .............................................. 175

9  www.national.com
        5.21.2 IRTXMC Infrared Transmitter Modulator Control Register ............................................... 178
        5.21.3 RCCFG CEIR Configuration Register .............................................................................. 179
        5.21.4 LCR/BSR Link Control/Bank Select Registers ................................................................. 179
        5.21.5 IRCFG [14] Infrared Interface Configuration Registers .................................................. 179

   5.22 SERIAL COMMUNICATION CONTROLLER2 REGISTER BITMAPS ......................................... 182

6.0 DMA and Interrupt Mapping

   6.1 DMA SUPPORT ............................................................................................................................. 190
        6.1.1 Legacy Mode ......................................................................................................................... 190
        6.1.2 Plug and Play Mode .............................................................................................................. 190

   6.2 INTERRUPT SUPPORT ................................................................................................................. 191
        6.2.1 Legacy Mode ......................................................................................................................... 191
        6.2.2 Plug and Play Mode .............................................................................................................. 192

7.0 Power Management

   7.1 POWER-DOWN STATE ................................................................................................................. 194
        7.1.1 Recommended Power-Down Methods - Group 1 ................................................................. 194
        7.1.2 Recommended Power-Down Methods - Group 2 ................................................................. 195
        7.1.3 Special Power-Down Cases .................................................................................................. 195

   7.2 POWER-UP .................................................................................................................................... 195
        7.2.1 The Clock Multiplier ............................................................................................................... 195
        7.2.2 Chip Power-Up Procedure .................................................................................................... 195
        7.2.3 SCC1 and SCC2 Power-Up .................................................................................................. 196
        7.2.4 FDC Power-Up ...................................................................................................................... 196

8.0 Device Description

   8.1 GENERAL ELECTRICAL CHARACTERISTICS ............................................................................ 197
        8.1.1 Absolute Maximum Ratings ................................................................................................... 197
        8.1.2 Capacitance .......................................................................................................................... 197
        8.1.3 Electrical Characteristics ....................................................................................................... 197

   8.2 DC CHARACTERISTICS OF PINS, BY GROUP ........................................................................... 198
        8.2.1 Group 1 ................................................................................................................................. 198
        8.2.2 Group 2 ................................................................................................................................. 198
        8.2.3 Group 3 ................................................................................................................................. 198
        8.2.4 Group 4 ................................................................................................................................. 199
        8.2.5 Group 5 ................................................................................................................................. 199
        8.2.6 Group 6 ................................................................................................................................. 199
        8.2.7 Group 7 ................................................................................................................................. 200
        8.2.8 Group 8 ................................................................................................................................. 200
        8.2.9 Group 9 ................................................................................................................................. 201
        8.2.10 Group 10 ............................................................................................................................. 201
        8.2.11 Group 11 ............................................................................................................................. 201
        8.2.12 Group 12 ............................................................................................................................. 202
        8.2.13 Group 13 ............................................................................................................................. 202

10  www.national.com
   8.3 AC ELECTRICAL CHARACTERISTICS ......................................................................................... 202
        8.3.1 AC Test Conditions TA = 0 C to 70 C, VDD = 5.0 V 10%, 3.3 V 10% ........................... 202

   8.4 SWITCHING CHARACTERISTICS ................................................................................................ 203
        8.4.1 Timing Table ......................................................................................................................... 203
        8.4.2 Timing Diagrams .................................................................................................................. 207

9.0 Appendix A

   COMPARISON OF PC87338 AND PC97338 ....................................................................................... 216

11  www.national.com
                                          List of Figures

FIGURE 1 Plug and Play Protocol Flowchart .................................................................................................. 39
FIGURE 2 LFSR Circuit ................................................................................................................................... 40
FIGURE 3 FER Register Bitmap ..................................................................................................................... 45
FIGURE 4 FAR Register Bitmap ..................................................................................................................... 47
FIGURE 5 PTR Register Bitmap ..................................................................................................................... 48
FIGURE 6 FCR Register Bitmap ..................................................................................................................... 48
FIGURE 7 PCR Register Bitmap ..................................................................................................................... 49
FIGURE 8 PMC Register Bitmap ..................................................................................................................... 50
FIGURE 9 TUP Register Bitmap ..................................................................................................................... 51
FIGURE 10 SID Register Bitmap ..................................................................................................................... 52
FIGURE 11 ASC Register Bitmap ................................................................................................................... 52
FIGURE 12 CS0LA Register Bitmap ............................................................................................................... 53
FIGURE 13 CS0CF Register Bitmap ............................................................................................................... 53
FIGURE 14 CS1LA Register Bitmap ............................................................................................................... 54
FIGURE 15 CS1CF Register Bitmap ............................................................................................................... 54
FIGURE 16 CS0HA Register Bitmap ............................................................................................................... 55
FIGURE 17 CS1HA Register Bitmap ............................................................................................................... 55
FIGURE 18 SCF0 Register Bitmap ................................................................................................................. 55
FIGURE 19 SCF1 Register Bitmap ................................................................................................................. 56
FIGURE 20 PNP0 Register Bitmap ................................................................................................................. 57
FIGURE 21 PNP1 Register Bitmap ................................................................................................................. 58
FIGURE 22 SCF2 Register Bitmap ................................................................................................................. 58
FIGURE 23 Busy Flag Timing ......................................................................................................................... 59
FIGURE 24 PNP2 Register Bitmap ................................................................................................................. 59
FIGURE 25 PBAL Register Bitmap ................................................................................................................. 60
FIGURE 26 PBAH Register Bitmap ................................................................................................................. 61
FIGURE 27 S1BAL Register Bitmap ............................................................................................................... 61
FIGURE 28 S1BAH Register Bitmap ............................................................................................................... 61
FIGURE 29 S2BAL Register Bitmap ............................................................................................................... 61
FIGURE 30 S2BAH Register Bitmap ............................................................................................................... 62
FIGURE 31 FBAL Register Bitmap .................................................................................................................. 62
FIGURE 32 FBAH Register Bitmap ................................................................................................................. 62
FIGURE 33 SBAL Register Bitmap ................................................................................................................. 63
FIGURE 34 SBAH Register Bitmap ................................................................................................................. 63
FIGURE 35 SIRQ1 Register Bitmap ................................................................................................................ 63
FIGURE 36 SIRQ2 Register Bitmap ................................................................................................................ 64
FIGURE 37 SIRQ3 Register Bitmap ................................................................................................................ 65
FIGURE 38 PNP3 Register Bitmap ................................................................................................................. 66
FIGURE 39 SCF3 Register Bitmap ................................................................................................................. 67
FIGURE 40 CLK Register Bitmap .................................................................................................................... 68
FIGURE 41 FDC Functional Block Diagram .................................................................................................... 69
FIGURE 42 PC87338/PC97338 Dynamic Window Margin Performance ........................................................ 70
FIGURE 43 Read Algorithm State Diagram .................................................................................................... 71
FIGURE 44 Perpendicular Recording Drive Read/Write Head and Pre-Erase Head ...................................... 72
FIGURE 45 SRA Register Bitmap ................................................................................................................... 75
FIGURE 46 SRB Register Bitmap ................................................................................................................... 76
FIGURE 47 DOR Register Bitmap ................................................................................................................... 78
FIGURE 48 TDR Register Bitmap ................................................................................................................... 79
FIGURE 49 MSR Register Bitmap ................................................................................................................... 81

12  www.national.com
FIGURE 50 DSR Register Bitmap ................................................................................................................... 82
FIGURE 51 FDC Data Register Bitmap ........................................................................................................... 83
FIGURE 52 DIR Register Bitmap .................................................................................................................... 84
FIGURE 53 CCR Register Bitmap ................................................................................................................... 84
FIGURE 54 ST0 Result Phase Register Bitmap .............................................................................................. 88
FIGURE 55 ST1 Result Phase Register Bitmap .............................................................................................. 89
FIGURE 56 ST2 Result Phase Register Bitmap .............................................................................................. 90
FIGURE 57 ST3 Result Phase Register .......................................................................................................... 91
FIGURE 58 IBM, Perpendicular, and ISO Formats Supported by FORMAT TRACK Command .................... 99
FIGURE 59 PC87338/PC97338 Four Floppy Disk Drive Circuit ................................................................... 122
FIGURE 60 DTR Register Bitmap (SPP Mode) ............................................................................................. 125
FIGURE 61 STR Register Bitmap (SPP Mode) ............................................................................................. 125
FIGURE 62 CTR Register Bitmap (SPP Mode) in PC87338 ......................................................................... 126
FIGURE 63 CTR Register Bitmap (SPP Mode) in PC97338 ......................................................................... 126
FIGURE 64 DTR Register Bitmap (EPP Mode) ............................................................................................. 129
FIGURE 65 STR Register Bitmap (EPP Mode) ............................................................................................. 129
FIGURE 66 CTR Register Bitmap (EPP Mode) ............................................................................................. 130
FIGURE 67 DTR Register Bitmap (EPP Mode) ............................................................................................. 130
FIGURE 68 DTR Register Bitmap (EPP Mode) ............................................................................................. 130
FIGURE 69 DTR Register Bitmap (EPP Mode) ............................................................................................. 130
FIGURE 70 EPP Data Port 2 Bitmap ............................................................................................................. 130
FIGURE 71 EPP Data Port 3 Bitmap ............................................................................................................. 131
FIGURE 72 EPP 1.7 Address Write .............................................................................................................. 131
FIGURE 73 EPP 1.7 Address Read .............................................................................................................. 132
FIGURE 74 EPP Write with Zero Wait States ............................................................................................... 132
FIGURE 75 EPP 1.9 Address Write .............................................................................................................. 133
FIGURE 76 EPP 1.9 Address Read .............................................................................................................. 133
FIGURE 77 DATAR Register Bitmap ............................................................................................................ 136
FIGURE 78 AFIFO Register Bitmap .............................................................................................................. 137
FIGURE 79 ECP DSR Register Bitmap ......................................................................................................... 137
FIGURE 80 DCR Register Bitmap ................................................................................................................. 137
FIGURE 81 CFIFO Register Bitmap .............................................................................................................. 138
FIGURE 82 DFIFO Register Bitmap .............................................................................................................. 139
FIGURE 83 TFIFO Register Bitmap .............................................................................................................. 139
FIGURE 84 CNFGA Register Bitmap ............................................................................................................ 139
FIGURE 85 CNFGB Register Bitmap ............................................................................................................ 140
FIGURE 86 ECR Register Bitmap ................................................................................................................. 140
FIGURE 87 ECP Forward Write Cycle .......................................................................................................... 142
FIGURE 88 ECP (Reverse) Read Cycle ....................................................................................................... 143
FIGURE 88 Composite Serial Data ............................................................................................................... 146
FIGURE 88 Register Bank Architecture ........................................................................................................ 153
FIGURE 88 Interrupt Enable Register ........................................................................................................... 154
FIGURE 88 Event Identification Register, Non-Extended Mode ................................................................... 155
FIGURE 88 Event Identification Register, Extended Mode ........................................................................... 156
FIGURE 88 FIFO Control Register ................................................................................................................ 157
FIGURE 88 Link Control Register .................................................................................................................. 158
FIGURE 88 Modem Control Register, Non-Extended Mode ......................................................................... 159
FIGURE 88 Modem Control Register, Extended Modes ............................................................................... 159
FIGURE 88 Link Status Register ................................................................................................................... 160
FIGURE 88 Modem Status Register .............................................................................................................. 162
FIGURE 88 Auxillary Status and Control Register ....................................................................................... 162

13  www.national.com
FIGURE 88 Extended Control Register 1 ...................................................................................................... 166
FIGURE 88 DMA Control Signals Routing .................................................................................................... 167
FIGURE 88 Extended Control Register 2 ...................................................................................................... 167
FIGURE 88 Transmit FIFO Level ................................................................................................................. 168
FIGURE 88 Receive FIFO Level .................................................................................................................. 168
FIGURE 88 Infrared Control Register 1 ......................................................................................................... 169
FIGURE 88 Pipelined Mode Register ........................................................................................................... 171
FIGURE 88 IInfrared Control Register 2 ........................................................................................................ 171
FIGURE 88 Frame Status Byte Register ....................................................................................................... 172
FIGURE 88 Infrared Control Register 3 ......................................................................................................... 173
FIGURE 88 MIR Pulse Width Register .......................................................................................................... 173
FIGURE 88 SIR Pulse Width Register .......................................................................................................... 174
FIGURE 88 Beginning Flags/Preamble Length Register .............................................................................. 174
FIGURE 88 Intrared Receiver Demodulator Control Register ...................................................................... 175
FIGURE 88 Intrared Transmitter Modulator Control Register ........................................................................ 178
FIGURE 88 CEIR Configuration Register ..................................................................................................... 179
FIGURE 88 Infrared Configuration Register 1 ............................................................................................... 180
FIGURE 88 Infrared Configuration Register 2 ............................................................................................... 180
FIGURE 88 Infrared Configuration Register 3 ............................................................................................... 181
FIGURE 88 Infrared Configuration Register 4 ............................................................................................... 181
FIGURE 89 Load Circuit ................................................................................................................................ 202
FIGURE 90 Testing Specification Standard .................................................................................................. 203
FIGURE 91 Clock Timing .............................................................................................................................. 207
FIGURE 92 CPU Read Timing ...................................................................................................................... 208
FIGURE 93 CPU Write Timing ...................................................................................................................... 208
FIGURE 94 DMA Access Timing ................................................................................................................... 209
FIGURE 95 UART, Sharp-IR and CEIR Timing ............................................................................................ 209
FIGURE 96 SIR, MIR and FIR Timing ........................................................................................................... 210
FIGURE 97 IRSLn Write Timing .................................................................................................................... 210
FIGURE 98 Modem Control Timing ............................................................................................................... 211
FIGURE 99 FDC Write Data Timing .............................................................................................................. 211
FIGURE 100 FDC Read Data Timing ............................................................................................................ 211
FIGURE 101 FDC Control Signals Timing ..................................................................................................... 212
FIGURE 102 Parallel Port Interrupt Timing (Compatible Mode) .................................................................... 212
FIGURE 103 Parallel Port Interrupt Timing (Extended Mode) ....................................................................... 212
FIGURE 104 Parallel Port Data Transfer Timing (Compatible Mode) ........................................................... 213
FIGURE 105 Parallel Port Data Transfer Timing (EPP 1.7 Mode) ............................................................... 213
FIGURE 106 Parallel Port Data Transfer Timing (EPP 1.9 Mode) ............................................................... 214
FIGURE 107 Parallel Port Forward Transfer Timing (ECP Mode) ............................................................... 214
FIGURE 108 Parallel Port Reverse Transfer Timing (ECP Mode) ............................................................... 215
FIGURE 109 System Interrupts Timing ......................................................................................................... 215
FIGURE 110 CS1-0 Signals Timing .............................................................................................................. 215
FIGURE 111 Reset Timing ............................................................................................................................ 215

14  www.national.com
                                   List of Tables

TABLE 1 Signal/Pin Description Table ............................................................................................................ 22

TABLE 2 Multi-Function Pins (Excluding Strap Pins) ...................................................................................... 34

TABLE 3 IRQ12, A15-11 / SCC2 / Infrared Pin Allocation ............................................................................... 35

TABLE 4 SCC2 Mode Configurations 1 ........................................................................................................... 35

TABLE 5 SCC2 Mode Configurations 2 .......................................................................................................... 35

TABLE 6 Default Configurations Controlled by Hardware .............................................................................. 36

TABLE 7 Configuration Registers ................................................................................................................... 36

TABLE 8 INDEX and DATA Register Address Options and Configuration Register Accessibility .................. 38

TABLE 9 Primary and Secondary Drive Address Selection ............................................................................ 46

TABLE 10 Encoded Drive and Motor Pin Information (Bit 4 of FER = 1) ......................................................... 46

TABLE 11 Parallel Port Addresses .................................................................................................................. 47

TABLE 12 COM Port Selection for SCC1 ........................................................................................................ 47

TABLE 13 COM Port Selection for SCC2 ........................................................................................................ 47

TABLE 14 Address Selection for COM3 and COM4 ...................................................................................... 47

TABLE 15 Parallel Port Mode .......................................................................................................................... 49

TABLE 16 Bit Settings to Enable MRT1, IDLE or IRSL2 ................................................................................ 51

TABLE 17 Bit Settings to Enable DR1 or PD .................................................................................................. 51

TABLE 18 ECP DMA Option Selection ........................................................................................................... 56

TABLE 19 Parallel Port Plug and Play DMA Settings ..................................................................................... 56

TABLE 20 Parallel Port Plug and Play Interrupt Assignment .......................................................................... 57

TABLE 21 Parallel Port Plug and Play Interrupt Mapping ............................................................................. 57

TABLE 22 TDR Bit 5 Values ............................................................................................................................ 58

TABLE 23 FDC Plug and Play Interrupt Mapping ........................................................................................... 59

TABLE 24 FDC Plug and Play DMA Settings .................................................................................................. 60

TABLE 25 SBAL Reset Values ....................................................................................................................... 63

TABLE 26 SBAH Reset Values ...................................................................................................................... 63

TABLE 27 SIRQI1 Plug and Play Interrupt Mapping ....................................................................................... 64

TABLE 28 SIRQ1 Interrupt Settings                  64

TABLE 29 SIRQI2 Plug and Play Interrupt Mapping .................................................................................... 65

TABLE 30 Selecting MSEN1, DRATE1, CS0 or SIRQI2 ................................................................................. 65

TABLE 31 SIRQI3 Plug and Play Interrupt Mapping ...................................................................................... 66

TABLE 32 Selecting DRV2, DR23, PNF or SIRQI3 .................................................................................. 66

TABLE 33 SCC2 Receiver Channel Selection ............................................................................................... 67

TABLE 34 SCC2 Transmission Channel Selection ......................................................................................... 67

TABLE 35 The FDC Registers and Their Addresses ...................................................................................... 74

TABLE 36 Drive and Motor Pin Encoding When FER 4 = 1 ........................................................................... 77

TABLE 37 Drive Enable Hexadecimal Values ................................................................................................. 77

TABLE 38 TDR Bit Utilization and Reset Values in Different Drive Modes ..................................................... 79

TABLE 39 Media Type Bit Settings ................................................................................................................ 80

TABLE 40 Data Transfer Rate Encoding ......................................................................................................... 82

TABLE 41 Write Precompensation Delays ...................................................................................................... 82

TABLE 42 Default Precompensation Delays ................................................................................................... 82

TABLE 43 FDC Command Set Summary ........................................................................................................ 92

TABLE 44 Bytes per Sector Codes ................................................................................................................. 97

TABLE 45 Typical Values for PC Compatible Diskette Media ......................................................................... 97

TABLE 46 Typical Gap Values ........................................................................................................................ 98

TABLE 47 Multipliers and Head Settle Time Ranges for Different Data Transfer Rates .............................. 102

TABLE 48 DENSEL Encoding ...................................................................................................................... 102

TABLE 49 Effect of Drive Mode and Data Rate on FORMAT TRACK and WRITE DATA Commands ......... 104

                                   15              www.national.com
TABLE 50 Effect of GDC Bits on FORMAT TRACK and WRITE DATA Commands .................................... 104
TABLE 51 Skip Control Effect on READ DATA Command ........................................................................... 107
TABLE 52 Result Phase Termination Values with No Error .......................................................................... 108
TABLE 53 SK Effect on READ DELETED DATA Command ........................................................................ 108
TABLE 54 Maximum RECALIBRATE Step Pulses for Values of R255 and ETR .......................................... 111
TABLE 55 The Effect of Scan Commands on the ST2 Register ................................................................... 113
TABLE 56 Interrupt Causes Reported by SENSE INTERRUPT ................................................................... 114
TABLE 57 Defining Bytes to Read or Write Using SET TRACK .................................................................... 116
TABLE 58 Constant Multipliers for Delay After Processing Factor and Delay Ranges ................................ 117
TABLE 59 Constant Multipliers for Delay Before Processing Factor and Delay Ranges ............................. 117
TABLE 60 STEP Time Interval Calculation .................................................................................................. 117
TABLE 61 VERIFY Command Termination Conditions ................................................................................ . 119
TABLE 62 Parallel Port Reset States ........................................................................................................... 124
TABLE 63 Standard Parallel Port Registers ................................................................................................ 124
TABLE 64 SPP Data Register Read and Write Modes ................................................................................. 125
TABLE 65 EPP Revision Selection ................................................................................................................ 127
TABLE 66 Parallel Port Registers in EPP Modes .......................................................................................... 128
TABLE 67 ECP Modes Encoding .................................................................................................................. 133
TABLE 68 Parallel Port Registers in ECP Modes .......................................................................................... 134
TABLE 69 ECP Mode DMA Selection .......................................................................................................... 140
TABLE 70 ECP Mode Interrupt Selection ...................................................................................................... 140
TABLE 71 ECP Modes ................................................................................................................................. 141
TABLE 72 Parallel Port Pin Out ..................................................................................................................... 144
TABLE 73 Register Bank Summary ............................................................................................................. 153
TABLE 74 Bank 0 Serial Controller Base Registers ................................................................................... 153
TABLE 75 Non-Extended Mode Interrupt Priorities ....................................................................................... 155
TABLE 76 TX_FIFO Level Selection ............................................................................................................ 157
TABLE 77 RX_FIFO Level Selection ............................................................................................................. 157
TABLE 78 Word Length Select Encoding ...................................................................................................... 158
TABLE 79 Bit Settings for Parity Control ....................................................................................................... 158
TABLE 80 Bank Selection Encoding ............................................................................................................. 159
TABLE 81 The Module Operation Modes ...................................................................................................... 160
TABLE 82 Bank 1 Register Set ..................................................................................................................... 163
TABLE 83 Bank 2 Register Set ..................................................................................................................... 164
TABLE 84 Baud Generator Divisor Settings .................................................................................................. 165
TABLE 85 Bank 3 Register Set ..................................................................................................................... 168
TABLE 86 Bank 4 Register Set ..................................................................................................................... 169
TABLE 87 Bank 5 Register ............................................................................................................................ 170
TABLE 88 Bank 6 Register Set ..................................................................................................................... 173
TABLE 89 MIR Pulse Width Settings ............................................................................................................. 174
TABLE 90 FIR Preamble Length ................................................................................................................... 174
TABLE 91 MIR Beginning Flags .................................................................................................................... 175
TABLE 92 Bank 7 Register Set ..................................................................................................................... 175
TABLE 93 CEIR, Low Speed Demodulator (RXHSC = 0) (Frequency Ranges in kHz) .............................. 176
TABLE 94 Consumer IR High Speed Demodulator Frequency Ranges in kHz (RXHSC = 1) ..................... 177
TABLE 95 Sharp-IR Demodulator Frequency Ranges in kHz ....................................................................... 177
TABLE 96 CEIR Carrier Frequency Encoding ............................................................................................... 178
TABLE 97 Infrared Receiver Input Selection ................................................................................................. 182
TABLE 98 DMA Support in Legacy Mode .................................................................................................... 190
TABLE 99 DMA Support in Plug and Play Mode ........................................................................................... 190
TABLE 100 Interrupt Support in Legacy Mode for IRQ3, 4, 6, 7, 9 10 and 11 ............................................. 191

16  www.national.com
TABLE 101 Interrupt Support in Legacy Mode for IRQ 5, 12 and 15 ........................................................... 191
TABLE 102 TRI-STATE Condition for Interrupts in Legacy Mode ................................................................. 19 2
TABLE 103 Interrupt Support in Plug and Play Mode for IRQ3, 4, 6, 7, 9, 10 or 11 ...................................... 193
TABLE 104 Interrupt Support in Plug and Play Mode for IRQ 5, 12 or 15 ..................................................... 193
TABLE 105 TRI-STATE Conditions for Interrupts in Plug and Play Mode .................................................... 193
TABLE 106 Group 1 Power-Down ................................................................................................. ............... 194
TABLE 107 Clock Multiplier Encoding Options ............................................................................................. 196
TABLE 108 Capacitance: TA 0C to 70C, VDD = 5V +/- 10% or 3.3V +/- 10%, VSS = 0V ........................... 197
TABLE 109 Power Consumption ................................................................................................................... 197
TABLE 110 DC Characteristics of Group 1 Pins .......................................................................................... 198
TABLE 111 DC Characteristics of Group 2 Pins ........................................................................................... 198
TABLE 112 DC Characteristics of Group 3 Pins ........................................................................................... 199
TABLE 113 DC Characteristics of Group 4 Pins .......................................................................................... 199
TABLE 114 DC Characteristics of Group 5 Pins .......................................................................................... 199
TABLE 115 DC Characteristics of Group 6 Input Pins .................................................................................. 200
TABLE 116 DC Characteristics of Group 6 Output Pins ............................................................................... 200
TABLE 117 DC Characteristics of Group 7 Pins ........................................................................................... 200
TABLE 118 DC Characteristics of Group 8 Pins .......................................................................................... 200
TABLE 119 DC Characteristics of Group 9 Pins .......................................................................................... 201
TABLE 120 DC Characteristics of Group 10 Pins ........................................................................................ 201
TABLE 121 DC Characteristics of Group 11 Pins ........................................................................................ 201
TABLE 122 DC Characteristics of Group 12 Pins ........................................................................................ 202
TABLE 123 DC Characteristics of Group 13 Pins ........................................................................................ 202

17  www.national.com
1.0 Pin Descriptions

1.1 CONNECTION DIAGRAMS

                                                         Plastic Quad Flatpack (PQFP), EIAJ

                             INIT/DIR
                                 ERR/HDSEL
                                     AFD/DSTRB/DENSEL
                                         DCD1
                                              DSR1
                                                  SIN1
                                                      RTS1/BADDR0
                                                           SOUT1/BOUT1/BADDR1
                                                               CTS1
                                                                   DTR1
                                                                        RI1
                                                                            DCD2/A15
                                                                                DSR2/IRQ12/IRRX2/IRSL0
                                                                                    SIN2/IRRX1
                                                                                         RTS2/A14
                                                                                             SOUT2/BOUT2/CFG0/IRTX
                                                                                                 CTS2/A13
                                                                                                      DTR2/A12
                                                                                                          RI2/A11
                                                                                                              VSS
                                                                                                                   IRQ15/SIRQI1/DRQ3
                                                                                                                       IRQ11
                                                                                                                           IRQ10
                                                                                                                               IRQ9
                                                                                                                                    DRQ0
                                                                                                                                        DACK0
                                                                                                                                            DACK1
                                                                                                                                                 IOCHRDY
                                                                                                                                                     DRATE0/MSEN0
                                                                                                                                                         DRATE1/MSEN1/CS0/SIRQI2/DACK3

                             80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

SLIN/STEP/ASTRB          81                                                                  50                                                                                         VDD
       SLCT/WGATE                                                                                                                                                                       DRV2/PNF/DR23/SIRQI3/IRSL2
           PE/WDATA      82                                                                  49                                                                                         DENSEL/ADRATE1
                                                                                                                                                                                        INDEX
BUSY/WAIT/MTR1           83                                                                  48                                                                                         MTR0
             ACK/DR1                                                                                                                                                                    DR1/PD
                         84                                                                  47                                                                                         DR0
         PD7/MSEN1                                                                                                                                                                      MTR1/IDLE/IRSL2
        PD6/DRATE0       85                                                                  46                                                                                         VSS
         PD5/MSEN0                                                                                                                                                                      DIR
      PD4/DSKCHG         86                                                                  45                                                                                         STEP
                                                                                                                                                                                        WDATA
                    VSS  87                                                                  44                                                                                         WGATE
          PD3/RDATA                                                                                                                                                                     TRK0
                         88                                                                  43                                                                                         WP
              PD2/WP                                                                                                                                                                    RDATA
            PD1/TRK0     89   PC87338VLJ                                                     42                                                                                         HDSEL
          PD0/INDEX      90                                                                  41                                                                                         DRQ1
          STB/WRITE                                                                                                                                                                     DSKCHG
                         91                                                                  40                                                                                         A10
                   IRQ7
                   IRQ6  92                                                                  39
    IRQ5/ADRATE0
                    VDD  93                                                                  38
                   IRQ4
                         94                                                                  37

                         95                                                                  36

                         96                                                                  35

                         97                                                                  34

                         98                                                                  33

                         99                                                                  32

                         100                                                                 31

                             1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30

                             IRQ3
                                 MR

                                     CS1/ZWS
                                          DRQ2

                                              DACK2
                                                  TC
                                                      X1

                                                           IRSL1
                                                               VSS
                                                                   D7
                                                                        D6
                                                                            D5
                                                                                D4
                                                                                    D3
                                                                                         D2
                                                                                             D1
                                                                                                 D0
                                                                                                      WR
                                                                                                          RD
                                                                                                              AEN
                                                                                                                  A9
                                                                                                                       A8
                                                                                                                           A7
                                                                                                                               A6
                                                                                                                                    A5
                                                                                                                                        A4
                                                                                                                                            A3
                                                                                                                                                 A2
                                                                                                                                                     A1
                                                                                                                                                         A0

                                  Order Number PC87338VLJ
                              See NS Package Number VLJ100A

                              18                                                                                                                                                        www.national.com
                                  Thin Quad Flatpack (TQFP), JEDEC

                                 DCD1
                                     DSR1
                                          SIN1
                                               RTS1/BADDR0
                                                    SOUT1/BOUT1/BADDR1
                                                         CTS1
                                                             DTR1
                                                                  RI1
                                                                       DCD2/A15
                                                                            DSR2/IRQ12/IRRX2/IRSL0
                                                                                 SIN2/IRRX1
                                                                                     RTS2/A14
                                                                                          SOUT2/BOUT2/CFG0/IRTX
                                                                                               CTS2/A13
                                                                                                    DTR2/A12
                                                                                                         RI2/A11
                                                                                                              VS S
                                                                                                                   IRQ15/SIRQI1/DRQ3
                                                                                                                        IRQ11
                                                                                                                             IRQ10
                                                                                                                                  IRQ9
                                                                                                                                      DRQ0
                                                                                                                                            DACK0
                                                                                                                                                DACK1
                                                                                                                                                    IOCHRDY

                                 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

AFD/DSTRB/DENSEL             76                                                                                                                              50  DRATE0/MSEN0
            ERR/HDSEL                                                                                                                                            DRATE1/MSEN1/CS0/SIRQI2/DACK3
                  INIT/DIR   77                                                                                                                              49  VDD
                                                                                                                                                                 DRV2/PNF/DR23/SIRQI3/IRSL2
   SLIN/STEP/ASTRB           78                                                                                                                              48  DENSEL/ADRATE1
          SLCT/WGATE                                                                                                                                             INDEX
              PE/WDATA       79                                                                                                                              47  MTR0
                                                                                                                                                                 DR1/PD
    BUSY/WAIT/MTR1           80                                                                                                                              46  DR0
                 ACK/DR1                                                                                                                                         MTR1/IDLE/IRSL2
                             81                                                                                                                              45  VSS
             PD7/MSEN1                                                                                                                                           DIR
           PD6/DRATE0        82                                                                                                                              44  STEP
             PD5/MSEN0                                                                                                                                           WDATA
          PD4/DSKCHG         83                                                                                                                              43  WGATE
                                                                                                                                                                 TRK0
                        VSS  84                                                                                                                              42  WP
             PD3/RDATA                                                                                                                                           RDATA
                             85                                                                                                                              41  HDSEL
                  PD2/WP                                                                                                                                         DRQ1
               PD1/TRK0      86                                                                                                                              40  DSKCHG
              PD0/INDEX                                                                                                                                          A10
             STB/WRITE       87                                                                                                                              39  A0
                                                                                                                                                                 A1
                       IRQ7  88   PC87338VJG                                                                                                                 38  A2
                       IRQ6
        IRQ5/ADRATE0         89                                                                                                                              37
                       VDD
                       IRQ4  90                                                                                                                              36
                       IRQ3
                             91                                                                                                                              35
                         MR
                             92                                                                                                                              34

                             93                                                                                                                              33

                             94                                                                                                                              32

                             95                                                                                                                              31

                             96                                                                                                                              30

                             97                                                                                                                              29

                             98                                                                                                                              28

                             99                                                                                                                              27

                             100                                                                                                                             26

                                 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

                                 CS1/ZWS
                                     DRQ2

                                          DACK2
                                               TC
                                                    X1

                                                         IRSL1
                                                              VSS
                                                                   D7
                                                                       D6
                                                                            D5
                                                                                 D4
                                                                                      D3
                                                                                           D2
                                                                                                D1
                                                                                                     D0
                                                                                                         WR
                                                                                                              RD
                                                                                                                   AEN
                                                                                                                        A9
                                                                                                                             A8
                                                                                                                                  A7
                                                                                                                                       A6
                                                                                                                                            A5
                                                                                                                                                A4
                                                                                                                                                     A3

                                       Order Number PC87338VJG
                                  See NS Package Number VJG100A

                                  19                                                                                                                             www.national.com
                              Plastic Quad Flatpack (PQFP), EIAJ

                             INIT/DIR
                                 ERR/HDSEL
                                     AFD/DSTRB/DENSEL
                                         DCD1
                                              DSR1
                                                  SIN1
                                                      RTS1/BADDR0
                                                           SOUT1/BADDR1
                                                               CTS1
                                                                   DTR1/BOUT1
                                                                       RI1
                                                                            DCD2/A15
                                                                                DSR2/IRQ12/IRRX2/IRSL0ID0
                                                                                    SIN2/IRRX1
                                                                                         RTS2/A14
                                                                                             SOUT2/CFG0/IRTX
                                                                                                 CTS2/A13
                                                                                                      DTR2/A12/BOUT2
                                                                                                          RI2/A11
                                                                                                              VSS
                                                                                                                   IRQ15/SIRQI1/DRQ3
                                                                                                                       IRQ11
                                                                                                                           IRQ10
                                                                                                                               IRQ9
                                                                                                                                    DRQ0
                                                                                                                                        DACK0
                                                                                                                                            DACK1
                                                                                                                                                IOCHRDY
                                                                                                                                                     DRATE0/MSEN0
                                                                                                                                                         DRATE1/MSEN1/CS0/SIRQI2/DACK3

                             80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

SLIN/STEP/ASTRB          81                                       50                                                                                                                    VDD
       SLCT/WGATE                                                                                                                                                                       DRV2/PNF/DR23/SIRQI3/IRSL2/ID2
           PE/WDATA      82                                       49                                                                                                                    DENSEL/ADRATE1
                                                                                                                                                                                        INDEX
BUSY/WAIT/MTR1           83                                       48                                                                                                                    MTR0
             ACK/DR1                                                                                                                                                                    DR1/PD
                         84                                       47                                                                                                                    DR0
         PD7/MSEN1                                                                                                                                                                      MTR1/IDLE/IRSL2/ID2
        PD6/DRATE0       85                                       46                                                                                                                    VSS
         PD5/MSEN0                                                                                                                                                                      DIR
      PD4/DSKCHG         86                                       45                                                                                                                    STEP
                                                                                                                                                                                        WDATA
                    VSS  87                                       44                                                                                                                    WGATE
         PD3/RDATA                                                                                                                                                                      TRK0
                         88                                       43                                                                                                                    WP
              PD2/WP                                                                                                                                                                    RDATA
            PD1/TRK0     89   PC97338VLJ                          42                                                                                                                    HDSEL
          PD0/INDEX      90                                       41                                                                                                                    DRQ1
          STB/WRITE                                                                                                                                                                     DSKCHG
                         91                                       40                                                                                                                    A10
                   IRQ7
                   IRQ6  92                                       39
    IRQ5/ADRATE0
                    VDD  93                                       38
                   IRQ4
                         94                                       37

                         95                                       36

                         96                                       35

                         97                                       34

                         98                                       33

                         99                                       32

                         100                                      31

                             1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30

                             IRQ3
                                 MR

                                     CS1/ZWS
                                          DRQ2

                                              DACK2
                                                  TC
                                                      X1

                                                           IRSL1/ID1
                                                               VSS
                                                                   D7
                                                                       D6
                                                                            D5
                                                                                D4
                                                                                    D3
                                                                                         D2
                                                                                             D1
                                                                                                 D0
                                                                                                      WR
                                                                                                          RD
                                                                                                              AEN
                                                                                                                  A9
                                                                                                                       A8
                                                                                                                           A7
                                                                                                                               A6
                                                                                                                                    A5
                                                                                                                                        A4
                                                                                                                                            A3
                                                                                                                                                A2
                                                                                                                                                     A1
                                                                                                                                                         A0

                                   Order Number PC97338VLJ
                              See NS Package Number VLJ100A

                              20                                                                                                                                                        www.national.com
                                  Thin Quad Flatpack (TQFP), JEDEC

                                 DCD1
                                     DSR1
                                          SIN1
                                               RTS1/BADDR0
                                                    SOUT1/BADDR1
                                                         CTS1
                                                             DTR1/BOUT1
                                                                  RI1
                                                                       DCD2/A15
                                                                            DSR2/IRQ12/IRRX2/IRSL0/ID0
                                                                                 SIN2/IRRX1
                                                                                      RTS2/A14
                                                                                          SOUT2/CFG0/IRTX
                                                                                               CTS2/A13
                                                                                                    DTR2/A12/BOUT2
                                                                                                         RI2/A11
                                                                                                              VS S
                                                                                                                   IRQ15/SIRQI1/DRQ3
                                                                                                                        IRQ11
                                                                                                                             IRQ10
                                                                                                                                  IRQ9
                                                                                                                                      DRQ0
                                                                                                                                            DACK0
                                                                                                                                                DACK1
                                                                                                                                                    IOCHRDY

                                 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

AFD/DSTRB/DENSEL             76                                                                                                                              50  DRATE0/MSEN0
            ERR/HDSEL                                                                                                                                            DRATE1/MSEN1/CS0/SIRQI2/DACK3
                  INIT/DIR   77                                                                                                                              49  VDD
                                                                                                                                                                 DRV2/PNF/DR23/SIRQI3/IRSL2/ID2
   SLIN/STEP/ASTRB           78                                                                                                                              48  DENSEL/ADRATE1
          SLCT/WGATE                                                                                                                                             INDEX
              PE/WDATA       79                                                                                                                              47  MTR0
                                                                                                                                                                 DR1/PD
    BUSY/WAIT/MTR1           80                                                                                                                              46  DR0
                 ACK/DR1                                                                                                                                         MTR1/IDLE/IRSL2/ID2
                             81                                                                                                                              45  VSS
             PD7/MSEN1                                                                                                                                           DIR
           PD6/DRATE0        82                                                                                                                              44  STEP
             PD5/MSEN0                                                                                                                                           WDATA
          PD4/DSKCHG         83                                                                                                                              43  WGATE
                                                                                                                                                                 TRK0
                        VSS  84                                                                                                                              42  WP
             PD3/RDATA                                                                                                                                           RDATA
                             85                                                                                                                              41  HDSEL
                  PD2/WP                                                                                                                                         DRQ1
               PD1/TRK0      86                                                                                                                              40  DSKCHG
              PD0/INDEX                                                                                                                                          A10
             STB/WRITE       87                                                                                                                              39  A0
                                                                                                                                                                 A1
                       IRQ7  88   PC97338VJG                                                                                                                 38  A2
                       IRQ6
        IRQ5/ADRATE0         89                                                                                                                              37
                       VDD
                       IRQ4  90                                                                                                                              36
                       IRQ3
                             91                                                                                                                              35
                         MR
                             92                                                                                                                              34

                             93                                                                                                                              33

                             94                                                                                                                              32

                             95                                                                                                                              31

                             96                                                                                                                              30

                             97                                                                                                                              29

                             98                                                                                                                              28

                             99                                                                                                                              27

                             100                                                                                                                             26

                                 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

                             CS1/ZWS
                                 DRQ2

                                      DACK2
                                           TC
                                                X1

                                                     IRSL1/ID1
                                                          VSS
                                                               D7
                                                                   D6
                                                                        D5
                                                                             D4
                                                                                  D3
                                                                                       D2
                                                                                            D1
                                                                                                 D0
                                                                                                     WR
                                                                                                          RD
                                                                                                               AEN
                                                                                                                    A9
                                                                                                                         A8
                                                                                                                              A7
                                                                                                                                   A6
                                                                                                                                        A5
                                                                                                                                            A4
                                                                                                                                                 A3

                                      Order Number PC97338VJG
                                  See NS Package Number VJG100A

                                  21                                                                                                                             www.national.com
1.2 SIGNAL/PIN DESCRIPTIONS

Table 1 lists the signals of the Chip in alphabetical order. It also shows the pin associated with each signal for
the Plastic Quad Flatpack, (PQFP) and Thin Quad Flatpack (TQFP) options. The I/O column describes whether
the pin is an input, output, or bidirectional pin (marked as I, O or I/O, respectively). This column also specifies
which group in Section 8.2 describes the pin's DC characteristics.
Refer to the glossary for an explanation of abbreviations and terms used in this table and throughout this docu-
ment. Use the Table of Contents to find more information about each register.

                                          TABLE 1. Signal/Pin Description Table

  Symbol  PQFP TQFP I/O and                                Function
           Pin Pin Group #
A0
A1        30  28  I Address. These address lines from the microprocessor determine
A2
A3        29  27 Group 1 which internal register is accessed. The values of A15-0 have no
A4
A5        28  26             effect during DMA transfers.
A6
A7        27  25             If CFG0 = 0 during reset, A15-0 are used for address decoding.
A8                           If CFG0 = 1 during reset, only A10-0 are used for address
A9        26  24             decoding, and A15-11 are ignored (masked to 0).
A10
A11       25  23             In Legacy mode, A10 is used only for ECP decoding.
A12
A13       24  22
A14
A15       23  21
ACK
          22  20             A15-11 are multiplexed with SCC2's signals.
ADRATE0
ADRATE1   21  19

AEN       31  29

AFD       62  60

          63  61

          64  62

          66  64

          69  67

          85  83  I Acknowledge. This parallel port input signal is pulsed low by an

                  Group 3 external printer to indicate it received data from the parallel port.

                             This pin is internally connected to a nominal 25 K pull-up resistor.

                             ACK is multiplexed with DR1. (See Table 72 for more information).

          98  96  O Additional Data Rate signals 0 and 1. These FDC output signals

          48  46 Group 10 are provided in addition to DRATE1,0 and have a similar function.

                             They reflect the currently selected FDC data rate, (bits 0 and 1 in

                             the Configuration Control Register (CCR) or the Data Rate Select

                             Register (DSR), whichever was written to last).

                             ADRATE0 is configured when bit 0 of ASC is 1. ADRATE1 is
                             configured when bit 4 of ASC is 1.

                             ADRATE0 is multiplexed with IRQ5 and ADRATE1 is multiplexed
                             with DENSEL.

          20  18  I Address Enable. When set to 1, this pin enables DMA addressing

                  Group 1 and disables the microprocessor Address. The address lines
                               disabled will be A15-0 or A10-0, depending on whether CFG0 was

                             set to 0 or 1 during reset (respectively).

                             Access during DMA transfer is NOT affected by this pin.

          78  76  O Automatic Feed XT. When low this parallel port signal indicates to

                  Group  11  the external printer that it should automatically line feed  after each
                             Carriage Return byte. This signal enters a TRI-STATE        condition

                             within 10 nsec after a 0 is loaded into the Control Register bit.

                             An external 4.7 K pull-up resistor should be attached to this pin.

                             AFD is multiplexed with DSTRB and DENSEL. See Table 72 for
                             more information.

                             22                                               www.national.com
  Symbol  PQFP TQFP I/O and                         Function
ASTRB      Pin Pin Group #
BADDR0
BADDR1    81      79      O Address Strobe. This active-low signal is used in EPP mode as an

BOUT1                     Group 11 address strobe.
BOUT2
                             ASTRB is multiplexed with SLIN and STEP. See Table 72 for more
BUSY
                             information.
CFG0
          74      72      I SIO Base Address Straps 0 and 1. These bits must be externally
CS0
CS1       73      71 Group 1 strapped to determine which one of four base address options for

                             the INDEX and DATA registers will be used by the system after

                             reset. See Table 8.

                             If BADDR1 = 0 and BADDR0 = 1 during reset, the chip "wakes up"
                             without a base address and the Plug and Play protocol should be
                             applied. For more details see Section 2.

                             These pins are internally grounded by a 30 K pull-down resistor.
                             To strap these pins high, pull them up to Vcc with a 10 K resistor.

                             BADDR0 is multiplexed with RTS1, and BADDR1 is multiplexed with
                             SOUT1 (and BOUT1 in PC87338 only).

          73(71)  71(69)      O SCC Baud Output signals 1 and 2. These multi-function pins
          65(63)  63(61)  Group 7 provide the associated serial channel Baud Rate generator output

                                       signal for SCC1 or SCC2, if test mode is selected in the Power and
                                       Test Configuration Register (PTR) and the DLAB bit (LCR7) is set.

                                       BOUT1 is multiplexed with SOUT1 and BADDR1. BOUT2 is
                                       multiplexed with SOUT2, IRTX and CFG0 (in PC87338 only).

                                      BOUT1 is multiplexed with DTR1. BOUT2 is multiplexed with DTR2
                                      and A12 (in PC97338 only).

          84      82      I Busy. This parallel port signal is set high by the external printer

                          Group 2 when it cannot accept another character.

                             This pin is internally grounded by a nominal 25 K pull-down

                             resistor.

                             BUSY is multiplexed with MTR1 and WAIT. (See Table 72 for more
                             information).

          65      63      I Configuration. This CMOS input signal is externally strapped to

                          Group 9 select one of two default configurations in which the Chip powers
                                       up (see Table 6).

                             This pin is internally grounded by a 30 K pull-down resistor. To
                             strap this pin high, pull it up to VCC with a 10 K resistor.

                             CFG0 is multiplexed with SOUT2 and IRTX.

          51      49      O Programmable Chip Select signals 0 and 1. CS1,0 are

          3       1 Group 8 programmable chip select and/or latch enable and/or output enable

                             signals that can be used as game port, I/O expander, etc.

                             The decoded address and the assertion conditions are configured
                             via the Chip configuration registers, indexed by 0Ah-0Dh, 10h-11h,
                             03h and 4Dh.

                             CS1,0 are push-pull output signals.

                             CS0 is multiplexed with DRATE1, MSEN1, SIRQI2 and DACK3.
                             CS1 is multiplexed with ZWS.

                                           23                               www.national.com
  Symbol  PQFP  TQFP I/O and                              Function
CTS1       Pin   Pin Group #
CTS2        72
            64  70  I UART Clear to Send signals 1 and 2. When low, this signal
D0
D1          17  62 Group 1 indicates that the modem or data transfer device is ready to
D2          16                        exchange data.
D3          15
D4          14                The CTS signal is a modem status input signal whose condition can
D5          13                be tested by reading bit 4 (CTS) of the Modem Status Register
D6          12                (MSR) for the appropriate serial channel. Bit 4 is the complement of
D7          11                the CTS signal. Bit 0 (DCTS) of the MSR indicates whether the
DACK0       10                CTS input has changed state since the previous reading of the
            55                MSR. CTS has no effect on the transmitter.
DACK1
            54                If modem status interrupts are enabled, an interrupt is generated
DACK2                         whenever the DCTS bit of the MSR is set.
             5
DACK3                         CTS2 is multiplexed with A13. When CTS2 is not selected, it is
            51                masked to 0.

                15  I/O Data. These signals are bi-directional data lines to the

                14 Group 6 microprocessor. D0 is the LSB and D7 is the MSB.
                13

                12

                11

                10

                9

                8

                53  I DMA Acknowledge 0. An active low input signal used to

                    Group 1 acknowledge DMA request 0 (DRQ0), and to enable the RD and
                                 WR input signals during a DMA transfer. It can be used by either

                              the FDC, or the SCC2 or the parallel port. If none of them uses this

                              input signal, it is ignored. If the device which uses this signal is

                              disabled or configured with no DMA, the signal is also ignored.

                              Upon reset, it is ignored.

                52  I DMA Acknowledge 1. An active low input signal used to

                    Group 1 acknowledge DMA request 1 (DRQ1), and enable the RD and WR
                                 input signals during a DMA transfer. It can be used by one of the

                              following: FDC, SCC2 or parallel port. If none of them uses this

                              input signal, it is ignored. If the device which uses this signal is

                              disabled or configured with no DMA, the signal is also ignored.

                              Upon reset, it is ignored.

                3   I DMA Acknowledge 2. An active low input signal used to

                    Group 1 acknowledge DMA request 2 (DRQ2), and enable the RD and WR
                                 input signals during a DMA transfer. It can be used by one of the

                              following: FDC, SCC2 or parallel port. If none of them uses this

                              input signal, it is ignored. If the device which uses this signal is

                              disabled or configured with no DMA, the signal is also ignored.

                              Upon reset, it is used by the FDC.

                49  I DMA Acknowledge 3. An active low input signal used to

                    Group 1 acknowledge DMA request 3 (DRQ3), and enable the RD and WR
                                 inputs during a DMA transfer. It can be used by one of the following:

                              FDC, SCC2 or parallel port. If none of them uses this input signal,

                              it is ignored. If the device which uses this signal is disabled or

                              configured with no DMA, the signal is also ignored. Upon reset, it is

                              used by the FDC. DACK3 is multiplexed with DRATE1, MSEN1,

                              CS0 and SIRQI2.

                              24                                             www.national.com
  Symbol  PQFP  TQFP I/O and                                Function
DCD1       Pin   Pin Group #
DCD2        77
            69  75  I UART Data Carrier Detect signals 1 and 2. When low, this signal
DENSEL
(Normal     48  67 Group 1 indicates that the modem or data transfer device has detected the
Mode)                                 data carrier.
            78
(PPM        41                The DCD2,1 signals are modem status input signals whose
Mode)       80                condition can be tested by reading bit 7 (DCD) of the Modem
            44                Status Register (MSR) for the appropriate serial channel. Bit 7 is
DIR         45                the complement of the DCD signal. Bit 3 (DDCD) of the MSR
(Normal                       indicates whether the DCD input signal has changed state since the
Mode)       85                previous reading of the MSR.
(PPM        49
Mode)                         If modem status interrupts are enabled, an interrupt is generated
DR0                           whenever the DDCD bit of the MSR is set to 1.
DR1
(Normal                       DCD2 is multiplexed with A15. When DCD2 is not selected, it is
Mode)                         masked to 1.

DR1             46  O Density Select. Indicates that a high density FDC data rate (500
(PPM
Mode)               Group 10 Kbps, 1 Mbps or 2 Mbps) or a low density data rate (250 Kbps or
                                  300 Kbps) is selected. The polarity of DENSEL is controlled via bit
DR23
                              6 of the ASC register. The default is active high for high density.

                              DENSEL is also programmable via the MODE command.

                              DENSEL is multiplexed with ADRATE1.

                76  O Density Select. This pin provides an additional Density Select

                    Group 10 signal in PPM mode when PNF = 0.

                              DENSEL is multiplexed with AFD, DSTRB. See Table 72 for more

                              information.

                39  O Direction. This FDC output signal determines the direction of the

                    Group 10 Floppy Disk Drive (FDD) head movement (active = step in, inactive
                                  = step out) during a seek operation. During read or write

                              operations, DIR is inactive.

                78  O Direction. This FDC pin provides an additional direction signal in

                    Group 10 PPM Mode when PNF = 0. DIR is multiplexed with INIT. See Table
                                  72 for more information.

                42  O FDC Drive Select signals 0 and 1. These FDC signals are

                43 Group 10 decoded drive select output signals controlled by Digital Output
                                      Register bits D0 and D1.

                              These signals are gated with DOR bits 7 through 4. These are
                              active low output signals. They are encoded with information to
                              control four FDDs when bit 4 of the Function Enable Register (FER)
                              is set. DR0,1 are exchanged only via the TDR register. (Bit 4 of the
                              FCR register is reserved.)

                              DR1 is multiplexed with PD.

                83  O FDC Drive Select 1. This signal provides an additional drive select

                    Group 10 signal in PPM mode when PNF = 0. It is drive select 1 when bit 4
                                  of FCR is 0. It is drive select 0 when bit 4 of FCR is 1. This signal

                              is active low. DR1 is multiplexed with ACK. See Table 72 for more

                              information.

                47  O Drive 2 or 3. This FDC signal is asserted when either drive 2 or

                    Group 10 drive 3 is accessed (except during logical drive exchange, see bit 3
                                  of TDR). This pin is configured when bits 7, 6 of SIRQ3 are 01.

                              DR23 is multiplexed with IRSL0, DRV2, SIRQI3 and PNF.

                                            25                        www.national.com
  Symbol  PQFP  TQFP I/O and                             Function
DRATE0     Pin   Pin Group #
DRATE1      52
(Normal     51  50  O Data Rates 0 and 1. These FDC output signals reflect the currently
Mode)
            87  49 Group 8 selected FDC data rate, (bits 1 and 0 in the Configuration Control
DRATE0                                Register (CCR) or the Data Rate Select Register (DSR), whichever
(PPM        56
Mode)       33                was written to last). The pins are totem-pole buffered output signals
DRQ0         4
DRQ1        60                (6 mA sink, 6 mA source).
DRQ2
DRQ3        49                DRATE0 is multiplexed with MSEN0. DRATE1 is multiplexed with
                              MSEN1, SIRQI2, CS0 and DACK3.
DRV2        32
                85  O Data Rate 0. This pin provides an additional FDC data rate signal,
DSKCHG      89
(Normal     76      Group 8 in PPM mode, when PNF = 0.
Mode)       68
                              DRATE0 is multiplexed with PD6. See Table 72 for more
(PPM        78
Mode)                         information.
DSR1
DSR2            54  O DMA Requests 0, 1, 2 and 3. These active high outputs signal the

DSTRB           31 Group 6 DMA controller that a data transfer is required.
                2
                              This DMA request can be sourced by one of the following: FDC,
                58
                              SCC2 or parallel port. When not sourced by any of them, it is in

                              TRI-STATE. In Plug and Play mode, when the sourced device is

                              disabled or when the sourced device is configured with no DMA, it

                              is also in TRI-STATE. Upon reset, DRQ2 is used by the FDC; and

                              DRQ0,1 and 3 are in TRI-STATE.

                              DRQ3 is multiplexed with IRQ15, and SIRQI1.

                47  I Drive2. This FDC input signal indicates (low) when a second disk

                    Group 4 drive has been installed. The state of this signal is available from
                                 Status Register A in PS/2 mode. This pin is configured when bits 7

                              and 6 of SIRQ3 are 00.

                              DRV2 is multiplexed with DR23, PNF, SIRQI3 and IRSL2.

                30  I Disk Change. This FDC input signal indicates if the drive door is

                    Group 4 open. The state of this signal is available from the Digital Input
                                 Register (DIR). This signal can also be configured as the RGATE

                              data separator diagnostic input signal via the MODE command (see

                              "The MODE Command" on page -101)

                87  I Disk Change. This signal provides an additional FDC Disk Change

                    Group 4 signal in PPM Mode when PNF = 0.DSKCHG is multiplexed with
                                 PD4. See Table 36 for more information.

                74  I Data Set Ready signals 1 and 2. When low, these UART signals

                66 Group 1 indicates that the appropriate data transfer device or modem is
                                      ready to establish a communications link. The DSR signal is a

                              modem status input whose condition can be tested by reading bit 5

                              (DSR) of the Modem Status Register (MSR) for the appropriate

                              channel. Bit 5 is the complement of the DSR signal. Bit 1 (DDSR)

                              of the MSR indicates whether the DSR input signal has changed

                              state since the previous reading of the MSR.

                              If modem status interrupts are enabled an interrupt is generated
                              whenever the DDSR bit of the MSR is set.

                              When DSR2 is not selected, it is masked to 0.

                              DSR2 is multiplexed with IRRX2, IRQ12 and IRSL0.

                76  O Data Strobe. This signal is used in EPP mode as a data strobe. It

                    Group 11 is active low.

                              DSTRB is multiplexed with AFD, DENSEL. See Table 72 for more

                              information.

                                            26                                  www.national.com
  Symbol  PQFP   TQFP I/O and                                    Function
DTR1       Pin    Pin Group #
DTR2        71
            63   69     O Data Terminal Ready signals 1 and 2. When low, these UART
ERR
            79   61 Group 7 output signals indicate to the appropriate modem or data transfer
HDSEL                                  device that the UART is ready to establish a communications link.
(Normal     34
Mode)       79                   The DTR signal can be set to active low by programming bit 0
(PPM      43 or                  (DTR) of the Modem Control Register (MCR) to a high level. A
Mode)       49                   Master Reset (MR) operation sets this signal to its inactive (high)
ID2          8                   state. Loop mode operation holds this signal to its inactive state.
            68
ID1         43                   DTR2 is multiplexed with A12 (and BOUT2 in PC97338 only).
ID0
IDLE        47   77     I Error. This parallel port input signal is set low by the external printer
            94
INDEX       80          Group 3 when it has detected an error.
(Normal
Mode)       53                   This pin is internally connected to a nominal 25 K pull-up resistor.
(PPM
Mode)                            ERR is multiplexed with HDSEL. See Table 72 for more information.
INIT
                 32     O Head Select. This FDC output signal determines which side of the
IOCHRDY
                        Group 10 FDD is accessed. Active (low) selects side 1, inactive (high) selects
                                      side 0.

                 77     O Head Select. This signal provides an additional head select signal in

                        Group 10 PPM mode when PNF = 0. HDSEL is multiplexed with ERR. See
                                      Table 72 for more information.

                 41 or  I        Identification These ID signals identify the infrared transceiver for Plug
                  47
                        Group 1  and Play support. These pins are read after reset. These pins are available
                   6             only in PC97338.
                  66
                                 ID2 is multiplexed with MTR1, IDLE and IRSL2 or with DRV2, PNF,
                                 DR23, SIRQI3 and IRSL2.

                                 ID1 is multiplexed with IRSL1.

                                 ID0 is multiplexed with DSR2, IRQ12, IRRX2 and IRSL0.

                 41     O Idle. This FDC output pin is used for an IDLE output signal when bit

                        Group 10 4 of PMC is 1. It is used for MTR1 when bit 4 of PMC is 0. IDLE
                                      indicates that the FDC is in the Idle state and can be powered

                                 down. Whenever the FDC is in the Idle state, or whenever the FDC

                                 is in a power-down state, the pin is active high.

                                 IDLE is multiplexed with MTR1 and IRSL2.

                 45     I Index. This input signal indicates the beginning of an FDD track.

                        Group 4

                 92     I FDC Index. This signal provides an additional index signal in PPM

                        Group 4 mode when PNF = 0.INDEX is multiplexed with PD0. See Table 72
                                     for more information.

                 78     O Parallel Port Initialize. When this signal is low, it causes the printer

                        Group 11 to be initialized. This signal is in a TRI-STATE condition 10 nsec
                                      after a 1 is loaded into the corresponding Control Register bit. The

                                 system should pull this pin high using a 4.7 K resistor.

                                 INIT is multiplexed with DIR.

                 51     O I/O Channel Ready. This is the I/O Channel Ready open-drain

                        Group 13 output signal. When IOCHRDY is driven low, the EPP extends the
                                      host cycle.

                                 27                                                     www.national.com
Symbol      PQFP TQFP I/O and                    Function
             Pin Pin Group #

IRQ3        1    99  I/O Interrupts Requests 3, 4, 5, 6, 7, 9, 10, 11, 12 and 15. These

IRQ4        100  98 Group 6 signals are used to request an interrupt from the host processor,

IRQ5        98   96            when appropriate. These output pins can be configured as totem-

IRQ6        97   95            pole or open-drain outputs (see below).

IRQ7        96   94            Any of these interrupt request lines may be assigned to any one of

IRQ9        57   55            the following: SCC1, SCC2, parallel port, FDC, SIRQI1 signal,

IRQ10       58   56            SIRQI2 signal, or SIRQI3 signal. For more details, refer to Sections

IRQ11       59   57            2 and 6.

IRQ12       68   66            When the parallel port's interrupt is routed to one of these pins, bit
                 58            6 of the PCR determines whether the output signal is totem pole or
IRQ15       60

(Plug and                      open drain. Otherwise, they are totem-pole outputs.
Play mode)
                               This pin is I/O only when the parallel port's interrupt is routed to this
                               pin, ECP is enabled and bit 6 of PCR is 1.The Plug and Play mode
                               is determined by bit 3 of PNP0.

                               IRQ5 is multiplexed with ADRATE0.

                               IRQ12 is multiplexed with DSR2, IRRX2 and IRSL0.

                               IRQ15 is multiplexed with SIRQI1 and DRQ3.

IRQ3        1    99  O Interrupts 3 and 4. These are active high interrupts associated with
IRQ4
            100  98 Group 6 the serial ports. IRQ3 presents the device interrupt request if the
(Legacy
mode)                          serial channel has been designated as COM2 or COM4. IRQ4

                               presents the device interrupt request if the serial port is designated

                               as COM1 or COM3.

                               The appropriate interrupt is enabled via IER, the associated
                               Interrupt Enable bit (Modem Control Register (MCR) bit 3), and the
                               interrupt request is actually triggered when one of the following
                               events occur: Receiver Error, Receive Data available, Transmitter
                               Holding Register Empty, or a Modem Status Flag is set.

                               The interrupt request signal becomes inactive (low) after the
                               appropriate interrupt service routine is executed, after being
                               disabled via the IER, or after a Master Reset. Either interrupt can
                               be disabled and put in TRI-STATE by setting bit 3 of the MCR low.

IRQ5        98   96  I/O Interrupt 5. This active high output signal indicates a parallel port

(Legacy              Group 6 interrupt request. When enabled, this signal follows the ACK signal
mode)                             input. When bit 4 in the parallel port Control Register is set and the

                               parallel port address is designated as shown in Table 11, this

                               interrupt is enabled. When not enabled this signal is TRI-STATE.

                               This pin is I/O only when ECP is enabled, and IRQ5 is configured.

IRQ6        97   95  O Interrupt 6. This active high output signal indicates an interrupt

(Legacy              Group 6 request upon completion of the execution phase for certain FDC
mode)                             commands. It also signals when a data transfer is ready during a

                               non-DMA operation. In PC-AT or Model 30 mode, this signal is

                               enabled by bit D3 of the DOR. In PS/2 mode, IRQ6 is always

                               enabled, and bit D3 of the DOR is reserved.

IRQ7        96   94  I/O Interrupt 7. This active high output signal indicates a parallel port

(Legacy              Group 6 interrupt request. When enabled, this signal follows the ACK signal
mode)                             input. When bit 4 in the parallel port Control Register is set and the

                               parallel port address is designated as shown in Table 11, this

                               interrupt is enabled. When not enabled, this signal is in TRI-STATE.

                               This pin is I/O only when ECP is enabled, and IRQ7 is configured.
                               For ECP operation, refer to the interrupt ECP in Section 4.5.5.

                                         28                                         www.national.com
Symbol   PQFP TQFP I/O and                          Function
          Pin Pin Group #

IRRX1    67  65             I Infrared Received data signals 1 and 2. Infrared serial data input
IRRX2
         68  66 Group 1 signals. The infrared Analog Front End (AFE) is expected to send 1

                            to IRRX if there is no transmission. If it sends 0, the input signal

                            should be inverted by RXINV (bit 4 of register 7, in bank 7 of SCC2

                            - See Figure 88).

                            IRRX1 is multiplexed with SIN2.

                            IRRX2 is multiplexed with DSR2, IRQ12 and IRSL0.

IRSL0    68  66             O Infrared Control signals 0, 1 and 2. These signals control the
IRSL1
IRSL2    8   6 Group 12 infrared Analog Front End (AFE).

         43 or 49 41 or 47  IRSL0 is multiplexed with DSR2, IRQ12, IRRX2 (and ID0 in

                            PC97338).

                            IRSL1 is multiplexed with ID1 in PC97338.

                            IRSL2 is multiplexed with either DRV2, PNF, DR23, SIRQI3 (and
                            ID2 in PC97338), or with MTR1, IDLE (and ID2 in PC97338).

IRTX     65  63             O Infrared Transmitted data. Infrared serial data output.

                            Group 12 IRTX is multiplexed with SOUT2, CFG0 (and BOUT2 in PC87338).

MR       2   100            I Master Reset. Active high input signal that resets the controller to the

                            Group 1 idle state. The configuration registers are set to their selected default
                                         values. See the reset status for each functional unit.

MSEN0    52  50             I Media Sense signals 0 and 1. MSEN0 is selected as a media
MSEN1
         51  49 Group 4 sense input signal when bit 1 of the FCR register is 0. MSEN1 is
(Normal
Mode)                       selected as a media sense input signal when bits 7 and 6 of the

                            SIRQ2 register are 00.

                            Each pin is internally connected to a 10 K pull-up resistor. When
                            bit 1 of FCR is 1, pin 52 is used as a Data Rate 0 output pin, and
                            the pull-up resistor is disabled.

                            When DACK3, DRATE1, CS0 or SIRQI2 is selected on the pin,
                            MSEN1 is masked to 1.

                            MSEN0 is multiplexed with DRATE0.

                            MSEN1 is multiplexed with DACK3, CS0, SIRQI2 and DRATE1.

MSEN0    88  86             I Media Sense signals 0 and 1. These signals provide additional
MSEN1
         86  84 Group 4 media sense signals in PPM mode when PNF = 0.
(PPM
Mode)                       MSEN0 and MSEN1 are multiplexed with PD5 and PD7,

                            respectively. See Table 72 for more information.

MTR0     46  44             O FDC Motor Select signals 0 and 1. These motor enable lines for
MTR1
         43  41 Group 10 drives 0 and 1 are controlled by bits 7 through 4 of the Digital
(Normal
Mode)                       Output register. They are active low output signals. They are

                            encoded with information to control four FDDs (MTR0 exchanges

                            logical motor values with MTR1) according to the TDR register

                            settings.

                            Bit 4 of the FCR register is reserved.

                            MTR1 is multiplexed with IDLE and IRSL2.

MTR1     84  82             O FDC Motor Select 1. This signal provides an additional motor select

(PPM                        Group 10 1 signal in PPM mode when PNF = 0. It is active low. This pin is the
Mode)                                     motor enable line for drive 1 or drive 0, according to the TDR

                            register. Bit 4 of the FCR register is reserved.

                            MTR1 is multiplexed with BUSY and WAIT. See Table 72 for more
                            information.

                                       29                                     www.national.com
  Symbol  PQFP  TQFP I/O and                               Function
PD         Pin   Pin Group #
            45
PD0             43  O Power Down. This pin is used for the FDC Power-Down (PD)
PD1         94
PD2         93      Group 10 output signal when bit 4 of PMC is 1. It is used for DR1 when bit 4
PD3         92                    of PMC is 0. PD is active high whenever the FDC is put into a
PD4         91
PD5         89                power-down state by bit 6 of DSR (or bit 3 of FER, or bit 0 of PTR),
PD6         88
PD7         87                or by the MODE command.
PE          86
            83                PD is multiplexed with DR1.
PNF
            49  92  I/O Parallel- Port Data signals 0 through 7. These bidirectional pins
RD
            19  91 Group 1 transfer data to and from the peripheral data bus and the parallel
RDATA       35  90  and port Data Register. These pins have high current drive capability.
(Normal
Mode)       91  89 Group 11 See "Device Description" on page -197.
(PPM            87
Mode)       70                PD7-0 are multiplexed with INDEX, TRK0, WP, RDATA, DSKCHG,
            62  86
RI1                           MSEN0, DRATE0 and MSEN1, respectively. See Table 72 for more
RI2             85
                              information.
                84

                81  I Paper End. This parallel port input signal is set high by the external

                    Group 2 printer when it is out of paper.

                              This pin is internally grounded by a nominal 25 K pull-down

                              resistor.

                              PE is multiplexed with WDATA. See Table 72 for more information.

                47  I Printer Not Floppy. PNF is the Printer Not Floppy signal. It selects

                    Group 1 the device which is connected to the PPM pins.

                              When a parallel printer is connected, PNF must be set to 1, and

                              when a floppy disk drive is connected, PNF must be set to 0. This

                              pin is configured as PNF when bits 7 and 6 of SIRQ3 are 10.

                              PNF is multiplexed with DRV2, DR23, SIRQI3 and IRSL2.

                17  I Read. Active low input signal to indicate a data read by the

                    Group 1 microprocessor.

                33  I Read Data. This input signal is the raw serial data read from the

                    Group 4 floppy disk drive.

                89  I Read Data. This pin provides an additional read data signal in PPM

                    Group 4 mode when PNF = 0.

                              RDATA is multiplexed with PD3. See Table 72 for more information.

                68  I Ring Indicators 1 and 2. When low, these UART signals indicates

                60 Group 1 that a telephone ring signal has been received by the appropriate
                                      modem.

                              The RI signal is a modem status input signal whose condition can
                              be tested by reading bit 6 (RI) of the Modem Status Register (MSR)
                              for the appropriate serial channel. Bit 6 is the complement of the RI
                              signal. Bit 2 (TERI) of the MSR indicates whether the RI input
                              signal has changed from low to high since the previous reading of
                              the MSR.

                              When the TERI bit of MSR is set to 1, an interrupt is generated if
                              modem status interrupts are enabled.

                              RI2 is multiplexed with A11. When RI2 is not selected, it is masked
                              to 1.

                                            30                              www.national.com
  Symbol  PQFP TQFP I/O and                           Function
RTS1       Pin Pin Group #
RTS2
          74  72  O Requests to Send 1 and 2. When low, this output signal indicates
SIN1
SIN2      66  64 Group 7 to the modem or data transfer device that the appropriate UART is
SIRQI1
SIRQI2                       ready to exchange data.
SIRQI3
                             The RTS signal can be set to active low by programming bit 1
SLCT                         (RTS) of the Modem Control Register (MCR) to a high level. A
                             Master Reset operation sets this signal to its inactive (high) state.
SLIN                         Loop mode operation holds this signal to its inactive state.

SOUT1                        RTS1 is multiplexed with BADDR0.
SOUT2
                             RTS2 is multiplexed with A14.
STB
          75  73  I Serial Input data 1 and 2. These UART input signals receive
STEP
(Normal   67  65 Group 1 composite serial data from the communications link (peripheral
Mode)
                             device, modem, or data transfer device).

                             SIN2 is multiplexed with IRRX1.

          60  58  I System IRQ Input signals 1, 2 and 3. These input signals can be

          51  49 Group 1 routed to one of the following output pins: IRQ7-3 or IRQ12-9.

          49  47             SIRQI2 and SIRQI3 can also be routed to IRQ15. Software

                             configuration determines to which output pin the input signal is

                             routed.

                             SIRQI1 is multiplexed with IRQ15 and DRQ3.

                             SIRQI2 is multiplexed with DRATE1, MSEN1, CS0 and DACK3.

                             SIRQI3 is multiplexed with DRV2, PNF, DR23 and IRSL2.

          82  80  I Select. This parallel port input signal is set high by the printer when

                  Group 2 it is selected.

                             This pin is grounded by an internal nominal 25 K pull-down

                             resistor.

                             SLCT is multiplexed with WGATE.

          81  79  I/O Select Input. When this parallel port signal is low, it selects the

                  Group 11 external printer. This signal enters TRI-STATE within 10 nsec after
                                a 0 is loaded into the corresponding Control Register bit.

                             An external 4.7 K pull-up resistor to VCC must be connected to
                             this pin.

                             SLIN is multiplexed with ASTRB, STEP. See Table 72 for more
                             information.

          73  71  O Serial Output signals 1 and 2 These UART output signals send

          65  63 Group 7 composite serial data to the communications link (peripheral device,

                             modem, or data transfer device). The SOUT signal is set to a

                             marking state (logic 1) after a Master Reset operation.

                             SOUT1 is multiplexed with BADDR1 (and BOUT1 in PC87338).

                             SOUT2 is multiplexed with IRTX, CFG0 (and BOUT2 in PC87338).

          95  93  I/O Strobe. This output signal indicates to the printer that valid data is

                  Group 11 available at the parallel port. This pin enters TRI-STATE within 10
                                nsec after a 0 is loaded into the corresponding Control Register bit.

                             An external 4.7 K pull-up resistor to VCC must be connected to
                             this pin.

                             STB is multiplexed with WRITE. See Table 72 for more information.

          40  38  O Step. This FDC output signal issues pulses to the disk drive at a

                  Group 10 software programmable rate to move the head during a seek
                                operation.

                                        31                               www.national.com
  Symbol  PQFP  TQFP I/O and                            Function
(PPM       Pin   Pin Group #
Mode)       81
                79   O Step. This pin provides an additional step signal in PPM mode
TC           6
                     Group 10 when PNF = 0. STEP is multiplexed with SLIN and ASTRB. See
TRK0        37                     Table 72 for more information.
(Normal
Mode)       93  4    I Terminal Count. This control signal from the DMA controller
(PPM
Mode)       50       Group 1 indicates the termination of a DMA block transfer. TC is accepted
            99                    by the module (FDC, parallel port or SCC2) only when the
VDD         42
             9                corresponding DMA acknowledge signal (DACK0, DACK1, DACK2
VSS         90
            61                or DACK3, according to software configuration) is active. TC is
WAIT        84
                              active high in PC-AT mode, and active low in PS/2 mode.
WDATA       39
(Normal         35   I Track 0. This FDC input indicates to the controller that the head of
Mode)       83
(PPM                 Group 4 the selected floppy disk drive is at track zero.
Mode)       38
                91   I Track 0. This pin provides an additional Track 0 signal in PPM
WGATE       82
(Normal              Group 4 Mode when PNF = 0.
Mode)       36
                              TRK0 is multiplexed with PD1 (See Table 72 for more information).
(PPM        92
Mode)           48,  I Power Supply signals. These pins input the 3.3 V or 5 V supply

WP              97            voltage to the ChipVLJ and ChipVJG device.
(Normal
Mode)           40   O Ground signals. These pins ground the ChipVLJ and ChipVJG
(PPM
Mode)           7             circuitry.

                88

                59

                82   I Wait. This signal is used in EPP mode, by the parallel port device,

                     Group 1 to extend its access cycle. It is active low.

                              WAIT is multiplexed with BUSY and MTR1. See Table 72 for more

                              information.

                37   O FDC Write Data. This FDC output signal is the write

                     Group 10 precompensated serial data that is written to the selected floppy
                                   disk drive. Precompensation is software selectable.

                81   O FDC Write Data. This pin provides an additional WDATA signal in

                     Group 10 PPM mode when PNF = 0.

                              WDATA is multiplexed with PE. See Table 72 for more information.

                36   O FDC Write Gate. This FDC output signal enables the write circuitry

                     Group 10 of the selected disk drive. WGATE is designed to prevent glitches
                                   during power up and power down. This prevents writing to the disk

                              when power is cycled.

                80   O FDC Write Gate. This pin provides an additional WGATE signal in

                     Group 10 PPM mode, when PNF = 0.

                              WGATE is multiplexed with SLCT. See Table 72 for more

                              information.

                34   I Write Protect. This FDC input indicates that the disk in the selected

                     Group 4 drive is write protected.

                90   I Write Protect. This pin provides an additional WP signal in PPM

                     Group 4 mode, when PNF = 0.

                              WP is multiplexed with PD2. See Table 72 for more information.

                                            32                                 www.national.com
  Symbol  PQFP  TQFP I/O and                             Function
WR         Pin   Pin Group #
WRITE       18
            95  16  I Write. This active low input signal indicates a write from the
X1
ZWS          7      Group 1 microprocessor to the Chip.
             3
                93  O Write Strobe. This signal is used in EPP mode as write strobe. It is

                    Group 11 active low. WRITE is multiplexed with STB. See Table 72 for more
                                  information.

                5   I Clock. Active clock input signal of 14.318 MHz, 24 MHz or 48

                    Group 5 MHz.

                1   O Zero Wait State. This pin is used for the Zero Wait State open-drain

                    Group 13 output signal, when bit 6 of FCR is 0. ZWS is driven low when the
                                  EPP or ECP is written to, and the access time can be shortened.

                              This pin is CS1 when bit 6 of FCR is 1.

                              ZWS is multiplexed with the CS1.

                                  33                                   www.national.com
          TABLE 2. Multi-Function Pins (Excluding Strap Pins)

PQFP Pin  TQFP Pin                     Symbols
      3
      8   1         CS1/ZWS
     43
     45   6         IRSL1/ID1 (in PC97338)
     48
     49   41        MTR1/IDLE/IRSL2 (and ID2 in PC97338)
     51
     52   43        DR1/PD
     60
     62   46        DENSEL/ADRATE1
     63
     64   47        DRV2/PNF/DR23/SIRQI3/IRSL2 (and ID2 in PC97338)
     65
     66   49        DRATE1/MSEN1/CS0/SIRQI2/DACK3
     67
     68   50        DRATE0/MSEN0
     69
     71   58        IRQ15/SIRQI1/DRQ3
     73
     78   60        RI2/A11
     79
     80   61        DTR2/A12 (and BOUT2 in PC97338)
     81
     82   62        CTS2/A13
     83
     84   63        SOUT2/IRTX
     85
     86   64        RTS2/A14
     87
     88   65        SIN2/IRRX1
     89
     91   66        DSR2/IRQ12/IRRX2/IRSL0 (and ID0 in PC97338)
     92
     93   67        DCD2/A15
     94
     95   69        DTR1/BOUT1 (Only in PC97338)
     98
          71        SOUT1/BOUT1 (Only in PC87338)

          76        AFD/DSTRB/DENSEL(PPM)

          77        ERR/HDSEL(PPM)

          78        INIT/DIR(PPM)

          79        SLIN/STEP(PPM)/ASTRB

          80        SLCT/WGATE(PPM)

          81        PE/WDATA(PPM)

          82        BUSY/WAIT/MTR1(PPM)

          83        ACK/DR1(PPM)

          84        PD7/MSEN1(PPM)

          85        PD6/DRATE0(PPM)

          86        PD5/MSEN0(PPM)

          87        PD4/DSKCHG(PPM)

          89        PD3/RDATA(PPM)

          90        PD2/WP(PPM)

          91        PD1/TRK0(PPM)

          92        PD0/INDEX(PPM)

          93        STB/WRITE

          96        IRQ5/ADRATE0

                              34                                 www.national.com
             TABLE 3. IRQ12, A15-11 / SCC2 / Infrared Pin Allocation

         PQFP Pin TQFP Pin Reset Value of CFG0 is 0 Reset Value of CFG0 is 1

         62         60                Function: A11                  Function: RI2
                                                                     Others: A11 = 0
                                      others: RI2 = 1                Function: DTR2/BOUT2a
                                                                     Others: A12 = 0
         63         61                Function: A12
                                                                     Function: CTS2
         64         62                Function: A13                  Others: A13 = 0

                                      Others: CTS2 = 0               Function: RTS2
                                                                     Others: A14 = 0
         66         64                Function: A14
                                                                     Function: DCD2
         69         67                Function: A15                  Others: A15 = 0

                                      Others: DCD2 = 1

         a. DTR2 or BOUT2 is selected on the pin via the SCC2 registers in PC97338 only.
            See Section 5.

                        TABLE 4. SCC2 Mode Configurations 1

    Pin                     Wake Up                                       Run-Time Selectiona

PQFP TQFP    Reset Value of           Reset Value of                 InfraRed Mode       UART Mode
                CFG0 is 0                CFG0 is 1                       Selected          Selected

65       63 Function: IRTX            Function:                   Function: IRTX       Function:
                                      SOUT2/BOUT2b                                        SOUT2/BOUT2b

67       65 Function: IRRX1           Function: SIN2              Function: IRRX1      Function: SIN2

a. Run time selection is via the SCC2 registers (see Section 5). If the reset value of CFG0 is 0, run
   time selection is disabled after reset. To enable run time selection, configure the SCC2 to any infra-
   red mode. Once this is done, run time selection is enabled. If the reset value of CFG0 is 1, run time
   selection is enabled immediately after reset.

b. SOUT2 or BOUT2 is selected on the pin via SCC2 registers in PC87338 only. See Section 5.

                        TABLE 5. SCC2 Mode Configurations 2

    Pin      Wake Up                                            Run-Time Selection

                     Reset Reset      Reset Value of CFG0 is 0            Reset Value of CFG0 is 1
PQFP TQFP Value of Value of
                                       Bit 3 of        Bit 3 of SCF3 = 1  InfraRed Mode  UART Mode
                   CFG0 = 0 CFG0 = 1  SCF3 = 0                                Selected     Selected

68 66 Function: Function: Function:                    Function:          Function:      Function:

           IRQ12 DSR2 IRQ12                            IRRX2/IRSL0/ID0a IRRX2/IRSL0/ID0a DSR2

         Others:                      Others:          Others:            Others:
            DSR2 =                                                           DSR2 = 0
            0                         DSR2 = 0             DSR2 = 0

a. IRRX2 or IRSL0/ID0 is selected on the pin via the SCC2 registers. ID0 is available only in
   PC97338. See Section 5.

                                                       35                                   www.national.com
2.0 Configuration                                              2.2.1 Hardware Device Configuration

2.1 OVERVIEW                                                   Three configuration registers in the Chip are setup by
                                                               hardware pin strapping options. The FER, FAR and
The configuration register set consists of 37 registers,       PTR register default contents are setup by CFG0 dur-
which control the Chip set-up. Setup values stored in          ing reset.
these registers enable or disable major functions,
such as FDC, SCCs and the parallel port, and set               CFG0 is set to 0 level by default, and may be changed
functional parameters such as functional mode selec-           to logical 1 by attaching an external pull-up resistor.
tion, pin functionality, interrupt configuration, hard-        The values set by this method are loaded into the de-
ware-controlled power down options and I/O address             vice registers during reset. The setting of this pin se-
assignment.                                                    lects one of two sets of default values for loading. This
                                                               enables automatic configuration without software in-
Table 7 lists these registers, their mnemonic abbrevi-         tervention.
ations and index number (which serves as an address
offset). Bitmaps of these registers, in order of increas-      Table 6 shows the hardware-controlled default config-
ing index numbers, appear in Section 2.3.1 on page             urations.
41.
                                                               CFG0 controls selection of 11 address bits with fully
2.2 CONFIGURATION REGISTER                                     standard interface of SCC2, or 16 address bits and
       SETUP                                                   SCC2 with SIN and SOUT signals only.

Certain configuration registers are setup by hardware          11-bit address mode - The chip is in this mode, if
pin strapping schemes. All others are setup by soft-
ware. The hardware-configured registers may be up-                 during reset CFG0 = 1. SCC2 wakes up with the
dated by software after power-up.                                  full standard interface.

                                                                16-bit address mode - The chip is in this mode, if

                                                                   during reset CFG0 = 0. SCC2 wakes up in 16550
                                                                   UART/SIR mode.

                                                               The default configuration can be modified by software
                                                               at any time after reset by using the access procedure
                                                               described in the Section 2.2.

            TABLE 6. Default Configurations Controlled by Hardware

CFG0 Reset Value of FAR, FER, PTR                              Reset Configuration

0(Default)  FER = xx000000B         All modules disabled (power down)
     1      PTR = 00x000x0B         16 address bits.
            FAR = 00010000B         SCC2 in Legacy SIR mode, with SIN and SOUT signals

                                      only.

                                    All modules disabled (power down).
                                    11 address bits.
                                    SCC2 in Legacy mode, with the full standard interface.

                                                           36                       www.national.com
                               TABLE 7. Configuration Registers

                                                    HW              Modules Affected

Symbol             Description            Index     Cfg FDC PP S1 S2 IR CS CFG

ASC Advanced SuperI/O Chip Configuration      09h       xx

CLK Clock Control                             51h                                        x

CS0CF Chip Select 0 Configuration             0Bh                                     x

CS0HA Chip Select 0 Base Address, High        10h                                     x

CS0LA Chip Select 0 Base Address, Low         0Ah                                     x

CS1CF Chip Select 1 Configuration             0Dh                                     x

CS1HA Chip Select 1 Base Address, High        11h                                     x

CS1LA Chip Select 1 Base Address, Low         0Ch                                     x

FAR Function Address Register                 01h x              xxx

FBAH FDC Base Address, High                   49h       x

FBAL FDC Base Address, Low                    48h       x

FCR Function Control Register                 03h       xx                            xx

FER Function Enable Register                  00h x x x x x

PBAH Parallel port Base Address, High         43h                x

PBAL Parallel port Base Address, Low          42h                x

PCR Parallel port Control Register            04h                x

PMC Power Management Control                  06h       xxx                              x

PNP0 Plug and Play Configuration 0            1Bh       xxxx                             x

PNP1 Plug and Play Configuration 1            1Ch                   xx

PNP2 Plug and Play Configuration 2            41h       x

PNP3 Plug and Play Configuration 3            4Fh                      xx

PTR Power and Test Register                   02h x              xxx

SBAH SuperI/O chip Base Address, High         4Bh                                        x

SBAL SuperI/O chip Base Address, Low          4Ah                                        x

SCF0 SuperI/O chip Configuration 0            12h                      x

SCF1 SuperI/O chip Configuration 1            18h                x

SCF2 SuperI/O chip Configuration 2            40h       x              xx

SCF3 SuperI/O chip Configuration 3            50h       xx             xx                x

SID SuperI/O chip Identification              08h                                        x

SIRQ1 System IRQ Input 1 Configuration        4Ch                                        x

SIRQ2 System IRQ Input 2 Configuration        4Dh       x                             xx

SIRQ3 System IRQ input 3 configuration        4Eh       xx                               x

TUP Tape, UART and Parallel Port Configuration 07h      xxx                              x

S1BAH SCC1 Base Address, High                 45h                   x

S1BAL SCC1 Base Address, Low                  44h                   x

S2BAH SCC2 Base Address, High                 47h                      x

S2BAL SCC2 Base Address, Low                  46h                      x

                                          37                              www.national.com
2.2.2 Software Device Configuration                            2. Load the configuration registers.
                                                                   A. Disable CPU interrupts (only for the PC87338).
Besides the three hardware-configured registers, all               B. Write the index of the configuration register
Legacy-mode access to the configuration registers is                   (00h-0Eh) to the INDEX register.
achieved by the use of an INDEX and DATA register                  C. Write the correct data for the configuration reg-
pair. Each configuration register is indicated by the                  ister to the DATA register (one write access in
value loaded into the INDEX register. The data to be                   the PC97338 and two consecutive write ac-
written into or read from the indicated configuration                  cesses in the PC87338).
register is transferred via the DATA register.                     D. Enable CPU interrupts (only for the PC87338).

Accessing the configuration registers in this way re-          3. Load the configuration registers (read-modify-
quires only two system I/O addresses. These two ad-                write).
dresses are configured by strapping the values of pins             A. Disable CPU interrupts (only for the PC87338).
BADDR0 and BADDR1 during reset, as described in                    B. Write the index of the configuration register
Table 8. Since that I/O space is shared by other de-                   (00h-0Eh) to the INDEX register.
vices the INDEX and DATA registers may conflict with               C. Read the configuration data in that register via
other system devices constrained to use this I/O ad-                   the DATA register.
dress space. Such conflicts may be resolved by                     D. Modify the configuration data.
changing the INDEX and DATA register address as-                   E. Write the changed data for the configuration reg-
signments after reset, as described in Section 2.2.5.                  ister to the DATA register (one write access in
                                                                       the PC97338 and two consecutive write ac-
TABLE 8. INDEX and DATA Register Address Op-                           cesses in the PC87338).
  tions and Configuration Register Accessibility                   F. Enable CPU interrupts (only for the PC87338).

BADDR Pin   INDEX      DATA       Accessible                   A single read access to the INDEX and DATA regis-
           Register  Register     after Reset                  ters can be done at any time without disabling CPU in-
1  0       Address   Address                                   terrupts. Reading the INDEX register returns the last
                                                               value loaded into the INDEX register. Reading the
0  0       398h 399h              Yes                          DATA register returns the configuration register data
                                                               pointed to by the INDEX register.
0  1 undefined undefined Noa
                                                               If during reset BADDR1 = 0 and BADDR0 = 1, the IN-
1  0       15Ch 15Dh              Yes                          DEX and DATA register addresses are determined af-
                                                               ter reset via the Plug and Play protocol. As long as
1  1       2Eh       2Fh          Yes                          these addresses are undefined, the configuration reg-
                                                               isters are not accessible. See Table 8.
a. Apply Plug and Play protocol.
                                                               2.2.4 Reserved Bits in Configuration
2.2.3 Updating Configuration Registers                                   Registers

The settings of the configuration registers are acces-         To maintain compatibility with future SuperI/O chips,
sible via the INDEX and DATA registers. The location           do not modify reserved bits when the register is writ-
of these registers is set by hardware during reset, and        ten, i.e., use read-modify-write to preserve the value
the software is not informed of the chosen hardware            of reserved bits.
setting. The first step required to change configura-
tion registers settings is, to locate the addresses of         2.2.5 INDEX and DATA Register
the INDEX and DATA registers.                                            Locations

To access the configuration registers after reset, use         During reset, the INDEX and DATA register pair can
the following procedure.                                       be located at one of three locations by a hardware
                                                               strapping option on two pins (BADDR0 and BADDR1)
1. Determine the location of the INDEX register.               (see Table 8). This enables resolution of conflicts with
                                                               other devices in the I/O address space.
    Check the possible locations (see Table 8) by
    reading them twice. At the correct location only,          For all reset values of BADDR0,1, the INDEX and
    the first byte to return will be 88h, and the second       DATA register pair can always be relocated via con-
    will be 00h. This double read must be conducted            figuration registers SBAL and SBAH. See "Relocating
    before any writes have been made to the address-           the INDEX and DATA Register Pair" on page 40.
    es being checked since the ID byte is only issued
    from the Index register during the first read after a      The INDEX register address is always even. The
    reset. (The register is reset by read. Subsequent          DATA register is always at the next consecutive ad-
    reads return the value loaded into the Index regis-        dress. Bit 7 of the INDEX register is reserved, and is
    ter (except bits 6-4 which are reserved and always         always read 0.
    read 0), or 00h if no write has been made).

                                                           38  www.national.com
2.2.6 Plug and Play Protocol                                                                     Reset

The following protocol is based on the Plug and Play           Reset signal inactive                              Any
ISA Specification 1.0a. It should be applied on power-
up, if during reset BADDR1 = 0 and BADDR0 = 1. It is                                             Wait for Key     other
not applicable otherwise. For any other reset values                                                                I/O
of BADDR0,1, the hardware does not respond.
                                                               I/O Write to 279h, 3F0h or 3BDh                 transaction
This protocol is used to determine the addresses of
the INDEX and DATA registers. When the protocol is             No                                Is this
applied, the CPU interrupts should be disabled.
                                                                                                 the first value
Upon power up, an initiation key must be written to
one of the following I/O ports: 279h, 3BDh or 3F0h.                                              of the key?
The initiation key consists of a predefined series of
write operations. All of the write operations in the se-                                        Yes
ries must be to the same port. These ports are write                              Save the address
only. The ports are chosen so as to avoid conflicts in
the installed base of ISA functions. (These ports serve        Any other I/O                     Wait for the
as read-only registers in legacy devices.) The write           transaction                       next value of
sequence is decoded by the Chip.
                                                                                                    the key
If the proper series of I/O writes is detected, the con-
figuration of the Chip base address (address of the In-        I/O write to the saved address
dex register) follows. The base address of the Chip is
configured by two additional I/O writes to the chosen                         No                 Is this
I/O port (the same I/O port to which the initiation key
was written). The data in the first write holds the eight                                        the next value
high address bits of the Chip base address. The data
in the second write holds the eight low address bits of                                          in the key?
the Chip base address. Once these two I/O writes are
accomplished, the INDEX and DATA registers are ac-                                                    Yes
cessible and the Chip is configurable.
                                                                                                 Is this          No
Since this protocol is based on the Plug and Play ISA
Specification 1.0a, software should conclude this pro-                                           the last value
tocol with a sequence of two write cycles of 0x00 to
the chosen I/O port. Once the Plug and Play protocol                                             in the key?
is concluded, it can not be applied again until a hard-
ware reset is asserted. CPU interrupts can be en-              Any other I/O                                Yes
abled at this point. The addresses of the INDEX and            transaction
DATA registers are still reconfigurable, via the SBAL                                                SBAH
and SBAH configuration registers, as explained in the                                            update mode
Section "Relocating the INDEX and DATA Register
Pair" on page 40.                                              I/O write to the saved address

The hardware check of the initiation key is implement-                                        Update SBAH with
ed as a linear feedback shift register (LFSR). See                                                   the data
"The Linear Feedback Shift Register (LFSR)" on page
40. Software generates the LFSR sequence and                   Any other I/O                          SBAL
writes it to one of the three I/O ports defined above as       transaction                       update mode
a sequence of 8-bit write cycles (all writes are to the
same I/O port). Hardware compares the byte of write            I/O write to the saved address
data with the value in the shift register at each write.
When the data does not match, the hardware resets                                             Update SBAL with
to the initial value of the LFSR. Software should reset                                              the data
the LFSR to its initial value using a sequence of two
write cycles of 0x00 to the chosen port (one of the                               INDEX and DATA
three I/O ports) before the initiation key is sent.                                  registers are
                                                                                      accessible
Figure 1 shows the flowchart of the Plug and Play pro-
tocol.                                                         Initial value of the key = 0x6A,  End
                                                               Last value in the key = 0x00.

                                                               Whenever the Chip is in the Wait for Key state,
                                                               the LFSR is initialized with 0x6A.

                                                               FIGURE 1. Plug and Play Protocol Flowchart

                                                           39                                             www.national.com
The Linear Feedback Shift Register                                 Relocating the INDEX and DATA Register
(LFSR)                                                             Pair

The LFSR is an 8-bit shift register that resets to the             The INDEX and DATA registers are relocated via con-
value of 0x6A. (See Figure 2.) The feedback taps for               figuration registers SBAL and SBAH, as follows:
this shift register are taken from register bits 1 and 0
of LFSR.                                                           1. Write to the SBAH register.

The initiation key should be sent to the Chip upon                     A temporary register (TEMP_SBAH) is updated
power on. The software should ensure that the LFSR                     with the written data (as in all configuration regis-
is in its initial state. Then 32 writes are performed. The             ters). SBAH register is not updated yet with the
first 30 writes must be exactly equal to the 30 values                 written data, i.e., a read from SBAH register will re-
the LFSR will generate starting from 0x6A. The last                    turn the data prior to the write.
two writes are of 0x00.
                                                                       The addresses of the INDEX and DATA registers
The exact sequence for the initiation key in hexadec-                  are not modified.
imal notation is (reading left to right, top to bottom):
                                                                   2. Write to the SBAL register.
    6A, B5, DA, ED, F6, FB, 7D, BE,
    DF, 6F, 37, 1B, 0D, 86, C3, 61,                                    The second consecutive write updates the SBAL
    B0, 58, 2C, 16, 8B, 45, A2, D1,                                    register with the written data and updates the
    E8, 74, 3A, 9D, CE, E7, 00, 00                                     SBAH register with the data stored in the tempo-
                                                                       rary register (TEMP_SBAH).
           Write to
           I/O Port                                                    The addresses of the INDEX and DATA registers
                                                                       are modified according to the data of SBAL and
        0  7                                                           SBAH.

        1  6                                                       3. Return to (1) if addresses of the INDEX and DATA
                                                                       registers need to be changed again.
        1  5
                                                                   Upon reset, TEMP_SBAH is initialized to the initializa-
Reset 0    4                                                       tion value of the SBAH register. When the SBAH reg-
                                                                   ister is updated by the Plug and Play protocol,
Values                                                             TEMP_SBAH is updated too, with the same value.

        1  3                                                       This scheme maintains the coherence of the INDEX
                                                                   and DATA register addresses.

                                                                   2.3 THE CONFIGURATION REGISTERS

                                                                   The next section presents the bitmaps of the configu-
                                                                   ration registers in address order. The sections that fol-
                                                                   low describe the bits and fields of each register in
                                                                   detail, in the same order.

                                                                   "Reset" specifies the value of a bit after reset. "Re-
                                                                   quired" indicates that the bit must always have that
                                                                   value.

                                                                   To maintain compatibility with other SuperI/O chips,
                                                                   the value of reserved bits may not be altered. Use
                                                                   read-modify-write to preserve their values.

        0  2

        1  1

        0  0

                 Shift Direction                                   www.national.com
        FIGURE 2. LFSR Circuit

                                                               40
2.3.1 Configuration Register Bitmaps

                                                               76543210                                   Parallel Port Control

76543210               Function Enable                         0 0 0 0 0 0 0 0 Reset Register (PCR)

x x 0 0 0 0 0 0 Reset  Register (FER)                             0      Required                                   Index 04h

          Required     Index 00h

                                     Parallel Port Enable                                            EPP Enable
                                                                                                EPP Version Select
                               SCC1 Enable                                                 ECP Enable
                          SCC2 Enable                                                 ECP Clock Freeze
                     FDC Enable                                                  Reserved
                                                                            Parallel Port Interrupt I/O Control
               FDC Four-Drive Encoding                                 Parallel Port Open-Drain Control
          Select FDC Secondary Address                            Reserved

     Reserved                                                                                             Power Management
Reserved

                                                               76543210                                          Control Register

76543210               Function Address                        0 0 0 0 0 0 0 0 Reset                                     (PMC)
                                                                                                       Required     Index 06h
0 0 x 0 0 0 x 0 Reset  Register (FAR)

          Required     Index 01h

                              Parallel Port Address                                                   Reserved
                    SCC1 Address                                                                FDC TRI-STATE Control
          SCC2 Address                                                                     SCC1 TRI-STATE Control
Select COM3 or COM4                                                                   Reserved
                                                                                PD and IDLE or IRSL2/ID2 Enable
                                                                            Selective Lock
                                                                       PPM TRI-STATE Enable
                                                                  Reserved

                                                                     Tape, SCCs and Parallel Port

                                                               7 6 5 4 3 2 1 0 Configuration Register

76543210               Power and Test                          0  0 0 0 0 0 Reset                                        (TUP)
                                                                                                                    Index 07h
0 0 0 1 0 0 0 0 Reset  Register (PTR)
                                                                         Required
                       Index 02h
          Required

                                   Power Down                                                         Reserved
                               Reserved                                                         FDC 2 Mbps Enable
                          Reserved                                                          EPP Time-Out Interrupt Enable
                    Select IRQ5 or IRQ7                                               Reserved(PC97338) / MIDI(PC87338)
               SCC1 Test Mode                                                    Reserved
                                                                           PD Status
          Reserved                                                    IDLE Status
     Lock Configuration                                           IDLE Pin Mask
Select Extended or Compatible Parallel Port

                                                               76543210                                          SuperI/O Chip
                                                                                                                  Identification

76543210               Function Control                        1 0 1 1 0 x x x Reset                             Register (SID)

0 0 0 0 0 0 0 1 Reset  Register (FCR)                          1 0 1 1 0 x x x Required                             Index 08h

0  0      Required     Index 03h

                                   TDR Mode Select                                                    D0
                               Select MSEN0 or DRATE0                                            D1
                         Reserved                                                           D2
                                                                                      D3
                    Parallel Port Float Control                                  D4
               Reserved                                                     D5
         Zero Wait State Enable                                        D6
     Select ZWS or CS1                                            D7
Clock Multiplier Test Bit

                                                           41                                                    www.national.com
Advanced SuperI/O Chip                                                                                                 Chip Select 1

7 6 5 4 3 2 1 0 Configuration Register                               7 6 5 4 3 2 1 0 Configuration Register

1 1 0 0 x 0 0 0 Reset                                  (ASC)         0 0 0 0 0 0 0 0 Reset                               (CS1CF)
                                        Required  Index 09h                                                  Required  Index 0Dh

                                   Select IRQ5 or ADRATE0                                               Reserved
                               Reserved                                                            Reserved
                         Enhanced TDR Support                                                  Reserved
                    PNF Status                                                           Number of Decoded Address Bits
               Select DENSEL or ADRATE1                                             CS1 Assert Enable (Write)
          ECP CNFGA Bit                                                        CS1 Assert Enable (Read)
     DENSEL Polarity Select                                              Reserved
System Operation Mode                                                Reserved

                                                                                                                       Chip Select 0

                                                  Chip Select 0      7 6 5 4 3 2 1 0 High Address Register

7 6 5 4 3 2 1 0 Low Address Register                                           Reset                                    (CS0HA)
                                                                               Required                                Index 10h
Reset                                               (CS0LA)
Required                                          Index 0Ah

                                                                               Address Length

                                    A0                                         CFG0 = 1 CFG0 = 0
                              A1
                         A2                                                    11 Bits                                 16 bits
                    A3
               A4                                                              A8                                      A8
          A5
     A6                                                                        A9                                      A9
A7
                                                                               A10                                     A10

                                                                               Reserved                                A11

                                                                               Reserved                                A12

                                                                               Reserved                                A13

                                                                               Reserved                                A14

                                                  Chip Select 0                Reserved                                A15

7 6 5 4 3 2 1 0 Configuration Register                                                                                 Chip Select 1

0 0 0 0 0 0 0 0 Reset                               (CS0CF)          7 6 5 4 3 2 1 0 High Address Register
                                        Required  Index 0Bh
                                                                               Reset                                    (CS1HA)
                                                                               Required                                Index 11h

                                   Reserved                                    Address Length
                              Reserved
                          Reserved                                             CFG0 = 1 CFG0 = 0
                    Number of Decoded Address Bits
               CS0 Assert Enable (Write)                                       11 Bits                                 16 bits
          CS0 Assert Enable (Read)
    Reserved                                                                   A8                                      A8
Reserved
                                                                               A9                                      A9

                                                                               A10                                     A10

                                                                               Reserved                                A11

                                                  Chip Select 1                Reserved                                A12

7 6 5 4 3 2 1 0 Low Address Register                                           Reserved                                A13

                                                    (CS1LA)                    Reserved                                A14
                                                  Index 0Ch
Reset                                                                          Reserved                                A15
Required
                                                                                                                       SuperI/O Chip
                                                                     76543210                                          Configuration

                                    A0                               x x x x 0 x x x Reset Register 0 (SCF0)
                               A1
                          A2                                                   Required                                Index 12h
                    A3
               A4                                                                                        Reserved
          A5                                                                                        Reserved
     A6                                                                                        Reserved
A7                                                                                       UART TRI-STATE Control
                                                                                    Reserved
                                                                               Reserved
                                                                          Reserved
                                                                     Reserved

                                                                 42                                                    www.national.com
                                                  SuperI/O Chip                         Plug and Play Configuration

76543210                                          Configuration               76543210                                          Register 2

x x 0 0 0 0 0 x Reset Register 1 (SCF1)                                       0 0 1 1 0 0 0 0 Reset                                 (PNP2)
                                                               Index 18h                                              Required  Index 41h

                                        Required

                Reserved                                                                FDC Interrupt Mapping
                ECP DMA Number

                Parallel Port DMA
                Plug and Play Support

      Reserved                                                                          FDC DMA Plug-and-Play Support
Reserved
                                                                              Reserved

                                                                                        Parallel Port Base Address

                Plug and Play Configuration                                   76543210                                     Low Byte Register

76543210                                          Register 0                            Reset                                      (PBAL)
                                                                                        Required                                Index 42h
0 0 0 0 0 x x x Reset                                 (PNP0)
                                        Required  Index 1Bh

                                  Parallel Port IRQ Select                                                        A2
                 Legacy/Plug-and Play Mode                                                                   A3
                                                                                                        A4
                Parallel Port Interrupt Mapping                                                   A5
                                                                                             A6
                                                                                        A7
                                                                                   A8
                                                                              A9

                                                                                        Parallel Port Base Address

                                                                              76543210                                     High Byte Register

                Plug and Play Configuration                                             Reset                                      (PBAH)
                                                                                        Required                                Index 43h
76543210                                          Register 1

0 0 0 0 0 0 0 0 Reset                                 (PNP1)                                 Address Length
                                        Required  Index 1Ch                             CFG0 = 1 CFG0 = 0

                                                                                        11 Bits                                 16 bits

                SCC1 Interrupt                                                          Reserved Reserved
                Mapping
                                                                                        Reserved Reserved

                                                                                                                      A10       A10

                                                                                        Reserved                                A11

                SCC2 Interrupt Mapping                                                  Reserved                                A12

                                                                                        Reserved                                A13

                                                                                        Reserved                                A14

                                                                                        Reserved                                A15

76543210                                          SuperI/O Chip
                                                  Configuration
                                                                                                                      SCC1 Base Address
                Reset Register 2 (SCF2)
                                                                              76543210                                     Low Byte Register
                                                  Index 40h
                Required
                                                                                        Reset                                    (S1BAL)
                                                                                        Required                                Index 44h

                                     VLD1,0                                                                       Reserved
                                                                                                             A3
                         Reserved                                                                       A4
                    Reserved                                                                      A5
                SCC1 Bank Select Enable                                                      A6
          SCC2 Normal Power Mode                                                        A7
     SCC2 is Busy                                                                  A8
SCC2 Bank Select Enable                                                       A9

                                                                          43                                                    www.national.com
                        SCC1 Base Address                                                      FDC Base Address

76543210                     High Byte Register                   76543210                     High Byte Register

                        Reset                  (S1BAH)                                    Reset                        (FBAH)
                        Required              Index 45h                                   Required                  Index 49h

                        Address Length                                                    Address Length

                        CFG0 = 1 CFG0 = 0                                                 CFG0 = 1 CFG0 = 0

                        11 Bits               16 bits                                     11 Bits                   16 bits

                        Reserved Reserved                                                 Reserved Reserved

                        Reserved Reserved                                                 Reserved Reserved

                        A10                   A10                                         A10                       A10

                        Reserved              A11                                         Reserved                  A11

                        Reserved              A12                                         Reserved                  A12

                        Reserved              A13                                         Reserved                  A13

                        Reserved              A14                                         Reserved                  A14

                        Reserved              A15                                         Reserved                  A15

                        SCC2 Base Address                                             SuperI/O Chip Base Address

76543210                     Low Byte Register                    76543210                     Low Byte Register

                        Reset                   (S2BAL)                                   Reset                         (SBAL)
                        Required              Index 46h                                   Required                  Index 4Ah

                        Reserved                                                          Reserved

                    A3                                                                A1

                A4                                                                A2

            A5                                                                A3

        A6                                                                A4

    A7                                                                A5

A8                                                                A6

A9                                                                A7
                                           SCC2 Base Address                                     SuperI/O Chip Base Address

76543210                     High Byte Register                   76543210                     High Byte Register

                        Reset                  (S2BAH)                                    Reset                        (SBAH)
                        Required              Index 47h                                   Required                  Index 4Bh

                        Address Length                                                    Address Length

                        CFG0 = 1 CFG0 = 0                                                 CFG0 = 1                  CFG0 = 0
                                                                                           11 Bits                   16 bits
                        11 Bits               16 bits

                        Reserved Reserved                                                 A8                        A8

                        Reserved Reserved                                                 A9                        A9

                        A10                   A10                                         A10                       A10

                        Reserved              A11                                         Reserved                  A11

                        Reserved              A12                                         Reserved                  A12

                        Reserved              A13                                         Reserved                  A13

                        Reserved              A14                                         Reserved                  A14

                        Reserved              A15                                         Reserved                  A15

                             FDC Base Address                                                 System IRQ Input 1

76543210                     Low Byte Register                    7 6 5 4 3 2 1 0 Configuration Register

                        Reset                    (FBAL)           x 0 x 0 0 0 0 0 Reset                                (SIRQ1)
                        Required              Index 48h                                                   Required  Index 4Ch

                                    Reserved                                                         SIRQI1 Mapping
                               A3
                          A4                                                 Invert SIRQI1
                    A5                                                  SIRQI1 Status
               A6                                                     Select IRQ15, SIRQI1 or DRQ3
          A7
     A8
A9

                                                              44                                                    www.national.com
                    System IRQ Input 2                    76543210               Clock Control

7 6 5 4 3 2 1 0 Configuration Register                    0  0 0 0 0 0 Reset     Register (CLK)

               Reset                         (SIRQ2)                Required     Index 51h
               Required                   Index 4Dh

                                 SIRQI2 Mapping                                                        SuperI/O Chip
                                                                                                       Clock Source
          Invert SIRQI2                                                                   Clock Multiplier Enable
    SIRQI2 Status                                                                    Valid Clock Multiplier Status
   Select MSEN1, DRATE1, CS0 or SIRQI2                                          Reserved
                                                                          Reserved
                    System IRQ Input 3                              Reserved
                                                                Reserved
7 6 5 4 3 2 1 0 Configuration Register
                                                          2.3.2 Function Enable Register (FER),
0  0 0 0 0 0 Reset                           (SIRQ3)                Index 00h
                                          Index 4Eh
                                                          This register enables and disables major chip func-
               Required                                   tions. Disabled functions have their clocks automati-
                                                          cally powered down, but the data in their registers
                                                          remains intact. It also selects whether the FDC con-
                                                          troller is located at the primary or secondary address.

                                  SIRQI3 Mapping          76543210               Function Enable

          Invert SIRQI3                                   x x 0 0 0 0 0 0 Reset  Register (FER)
     SIRQI3 Status
   Select DRV2, DR23, PNF or SIRQI3                                 Required     Index 00h

               Plug and Play Configuration                                                     Parallel Port Enable

76543210                                  Register 3                                     SCC1 Enable
                                                                                    SCC2 Enable
   0 0 0 0 0 0 Reset                          (PNP3)                           FDC Enable
                                Required  Index 4Fh
                                                                         FDC Four-Drive Encoding
                                                                    Select FDC Secondary Address

                                                               Reserved
                                                          Reserved

                             SCC2 DMA                        FIGURE 3. FER Register Bitmap
                             Plug and Play Support
                             for Reception                Bit 0 - Parallel Port Enable

               SCC2 DMA Plug and Play                         0 - The parallel port is disabled.
               Support for Transmission
                                                              1 - The parallel port can be accessed at the ad-
     Reserved                                                     dress specified by: In Legacy mode: the FAR
Reserved                                                          bits 1,0. In Plug and Play mode: by PBAL and
                                                                  PBAH registers.
7 6 5 4 3 2 1 0 SuperI/O Configuration

0  0 0 0 0 0 Reset Register 3 (SCF3)
                                          Index 50h
               Required                                   Bit 1- SCC1 Enable

                          Select DRATE, MSEN1,                This bit enables or disables SCC1.
                          CS0, SIRQI2 or DACK3
                                                              Any SCC1 interrupt that is enabled and active, or
                    Select DRV2, PNF, DR23,                   becomes active after SCC1 is disabled, asserts
                    SIRQI3 or IRSL2                           the associated IRQ pin when SCC1 is disabled. If
                                                              disabling SCC1 via software, clear ISEN bit (see
               Select MTR1, IDLE or IRSL2                     sec. 5.14.5 on page 159) to 0 before clearing FER
                                                              bit 1. This is not an issue after reset because ISEN
              Select IRQI2, IRRX2 or IRSL0                    is 0 until it is written.
          Reserved
                                                              0 - Access to SCC1 is blocked and it is in power
   Reserved                                                       down mode. The SCC1 registers retain all
                                                                  data in power down mode.
   Reserved

Reserved

                                                      45                         www.national.com
    1 - In Legacy mode, SCC1 can be accessed at                Bit 4 - FDC Four-Drive Encoding
        the address specified by bits 3,2 of the FAR.
        In Plug and Play mode, the address is speci-               0 - The Chip can control two floppy disk drives di-
        fied the by S1BAL and S1BAH registers.                         rectly without an external decoder.

Bit 2 - SCC2 Enable                                                1 - The two drive select signals and two motor
                                                                       enable signals from the FDC are encoded so
    This bit enables SCC2. Any SCC2 interrupt that is                  that four floppy disk drives can be controlled.
    enabled and active or becomes active after SCC2                    See Table 10.
    is disabled asserts the associated IRQ pin when
    SCC2 is disabled. If disabling SCC2 via software,                  Controlling four FDDs requires an external de-
    clear ISEN bit (see sec. 5.14.5 on page 159) to 0                  coder. The pin states shown in Table 10 are a
    before clearing FER bit 2. This is not an issue after              direct result of the bit patterns shown. All oth-
    reset because ISEN is 0 until it is written.                       er bit patterns produce pin states that should
                                                                       not be decoded to enable any drive or motor.
    0 - Access to SCC2 is blocked and it is in power
        down mode. The SCC2 registers retain all               Bit 5 - Primary or Secondary FDC Address
        data in power down mode.                                   In Legacy mode, this bit selects the primary or sec-
                                                                   ondary FDC address. See Table 9.
    1 - In Legacy mode, SCC2 can be accessed at                    In Plug and Play mode, this bit is ignored.
        the address specified by bits 5,4 of the FAR.
        In Plug and Play mode, the address is speci-           TABLE 9. Primary and Secondary Drive Address
        fied by the S2BAL and S2BAH registers.                                              Selection

Bit 3 - FDC Enable                                             Bit 5 of FER      PC-AT Mode
                                                                       0      Primary: 3F0-7h
    This bit enables the FDC                                           1     Secondary: 370-7h

    0 - Access to the FDC is blocked and it is in pow-         Bits 7,6 - Reserved
        er down mode. The FDC registers retain all                 These bits are reserved.
        data in power down mode.

    1 - FDC can be accessed at the address speci-
        fied by bit 5 of FER in Legacy mode, and by
        the FBAL and FBAH registers in Plug and
        Play mode.

TABLE 10. Encoded Drive and Motor Pin Information (Bit 4 of FER = 1)

Digital Output Register  Drive Control Pins

                                                               Decoded Functions

7 6 5 4 3 2 1 0 MTR1 MTR0 DR1 DR0

x x x 1 x x 0 0 Note 0                                     0   0 Activate drive 0 and motor 0

x x 1 x x x 0 1 Note 0                                     0   1 Activate drive 1 and motor 1

x 1 x x x x 1 0 Note 0                                     1   0 Activate drive 2 and motor 2

1 x x x x x 1 1 Note 0                                     1   1 Activate drive 3 and motor 3

x x x 0 x x 0 0 Note 1                                     0   0 Activate drive 0 and deactivate motor 0

x x 0 x x x 0 1 Note 1                                     0   1 Activate drive 1 and deactivate motor 1

x 0 x x x x 1 0 Note 1                                     1   0 Activate drive 2 and deactivate motor 2

0 x x x x x 1 1 Note 1                                     1   1 Activate drive 3 and deactivate motor 3

Note:

    When bit 4 of the FER register = 1, MTR1 presents a pulse that is the inverted image of the IOW strobe. This
    inverted pulse is active whenever an I/O write to address 3F2h or 372h takes place. This pulse is delayed by
    25 - 80 nsec after the leading edge of IOW and its leading edge can be used to clock data into an external

                                                           46                                  www.national.com
    latch (e.g., 74LS175). Address 3F2h is used if the      TABLE 12. COM Port Selection for SCC1
    FDC is located at the primary address (bit 5 of
    FER = 0) and address 372h is used if the FDC is                FAR                    SCC1
    located at the secondary address (bit 5 of FER =
    1).                                                     Bit 3       Bit 2  COM Port #

2.3.3 Function Address Register (FAR),                      0(default) 0(default) COM1 (3F8-F)
         Index 01h
                                                            0             1 COM2 (2F8-F)
In Plug and Play mode, this register is ignored.
                                                            1             0 COM3 (See Table 14.)
In Legacy mode, this register selects the ISA I/O ad-
dress range to which each peripheral function re-           1             1 COM4 (See Table 14.)
sponds.

76543210                    Function Address                Bits 5,4 - SCC2 Address
                                                                These bits determine which ISA I/O address range
0 0 x 0 0 0 0 0 Reset            Register (FAR)                 is associated with SCC2 as shown in Table 12.

                       Required  Index 01h                       TABLE 13. COM Port Selection for SCC2

                              Parallel Port Address                FAR                    SCC2
                    SCC1 Address
          SCC2 Address                                      Bit 5       Bit 4             COM#
Select COM3 or COM4
                                                            0             0 COM1 (3F8-F)

                                                            0(default) 1(default) COM2 (2F8-F)

                                                            1             0 COM3 (See Table 14.)

FIGURE 4. FAR Register Bitmap                               1             1 COM4 (See Table 14.)

Bits 1,0 - Parallel Port Address                            Bits 7,6 - Select COM3 or COM4
    These bits select the parallel port address as              These bits select the addresses that are used for
    shown in Table 11.                                          COM3 and COM4 as shown in Table 14.

        TABLE 11. Parallel Port Addresses                     TABLE 14. Address Selection for COM3 and
                                                                                           COM4
    FAR      Parallel Port           AT
Bit 1 Bit 0    Address           Interrupt                  Bit 7  Bit 6       COM3 IRQ4  COM4 IRQ3
                                                              0      0            3E8-Fh     2E8-Fh
0 0 LPT2 (378-37F)               IRQ5 a                       0      1            338-Fh     238-Fh
                                                              1      0            2E8-Fh     2E0-7h
0 1 LPT1 (3BC-3BE)               IRQ7                         1      1            220-7h     228-Fh

1 0 LPT3 (278-27F)               IRQ5

11           Reserved            TRI-STATE
                                 (CTR4=0)

a. The interrupt assigned to this address can be            2.3.4 Power and Test Register (PTR),
   changed to IRQ7 by setting bit 3 of the Power                      Index 02h
   and Test Register (PTR)
                                                            This register determines the power-down method
Bits 3,2 - SCC1 Address                                     used and whether hardware power-down is enabled,
                                                            and provides a bit for software power down of all en-
    These bits determine which ISA I/O address range        abled functions. It selects whether IRQ7 or IRQ5 is
    is associated with SCC1 as shown in Table 13.           associated with LPT2. It puts the enabled SCCs into
                                                            their test mode. Independent of this register the floppy
                                                            disk controller can enter low power mode via the
                                                            MODE command or the Data Rate Select (DSR) reg-
                                                            ister.

                                                        47                                www.national.com
76543210               Power and Test                         Bit 6 - Lock Configuration
                                                                  Setting this bit to 1 prevents all further write ac-
0 0 0 1 0 0 0 0 Reset  Register (PTR)                             cesses to the Configuration Registers. Once it is
                                                                  set by software it can only be cleared by a hard-
          Required     Index 02h                                  ware reset. After the initial hardware reset it is 0.
                                                                  0 - Configuration Registers accessible. (Default)
                                   Power Down                     1 - Configuration Registers locked.
                               Reserved
                                                              Bit 7 - Select Extended or Compatible Parallel Port
                          Reserved                                When not in EPP or ECP modes, this bit controls
                    Select IRQ5 or IRQ7                           SPP (Standard Parallel Port) mode (Compatible or
               SCC1 Test Mode                                     Extended mode), thus controlling Pulse/Level in-
          Reserved                                                terrupt:
     Lock Configuration                                           In EPP mode this bit should be 0. In ECP mode,
Select Extended or Compatible Parallel Port                       this bit is ignored.
                                                                  0 - Compatible mode, pulse interrupt.
          FIGURE 5. PTR Register Bitmap                           1 - Extended mode, level interrupt.

Bit 0 - Power Down                                            2.3.5 Function Control Register (FCR),
    Setting this bit causes all enabled functions to be                 Index 03h
    powered down.
    Bits 3 and 2 of PCR can affect this function.             This register determines several pin options. It selects
    0 - Functions not powered down.                           Data Rate output or automatic media sense input sig-
    1 - Setting this bit causes all enabled functions to      nals.
        be powered down. All register data is retained
        when the clocks are stopped. The FDC, SCCs            For Enhanced Parallel Port it enables the ZWS op-
        and parallel port are affected by this bit when       tions and pin.
        the relevant PMC register bits and SCF0 reg-
        ister bits are set.                                   On reset, bits 7-1 of FCR are cleared to 0.

Bit 1 - Reserved                                              76543210               Function Control
    This bit is reserved.
                                                              0 0 0 0 0 0 0 1 Reset  Register (FCR)
Bit 2 - Reserved
    This bit is reserved and must be set to 0.                0  0      Required     Index 03h

Bit 3 - Select IRQ5 or IRQ7                                                                      TDR Mode Select
    In Plug and Play mode, this bit is ignored.                                              Select MSEN0 or DRATE0
    In Legacy mode, setting this bit associates the par-                                Reserved
    allel port with IRQ7 when the address for the par-
    allel port is 378 - 37Fh (LPT2). This bit is ignored                          Parallel Port Float Control
    when the parallel port address is 3BC - 3BEh                             Reserved
    (LPT1) or 278 - 27Fh (LPT3).                                       Zero Wait State Enable
    0 - LPT2 not associated with IRQ7                              Select ZWS or CS1
    1 - LPT2 associated with IRQ7                             Clock Multiplier Test Bit

Bit 4 - SCC1 Test Mode                                                  FIGURE 6. FCR Register Bitmap
    Setting this bit puts SCC1 into a test mode, which
    causes its BAUDOUT clock to be present on its             Bit 0 - TDR Mode Select
    SOUT1 pin if the bit 7 of the Line Control Register           This bit selects TDR mode when bit 2 of ASC is ze-
    (LCR) is set to 1.                                            ro.
    0 - No test mode                                              This bit is ignored when bit 2 of ASC is 1 (see bit 2
    1 - Test mode.                                                of ASC for complete TDR mode selection). This bit
                                                                  is initialized to 1 during reset, thus selecting AT
Bit 5 - Reserved                                                  Compatible TDR.
    This bit is reserved.                                         0 - TDR is in Automatic Media Sense Mode. Bits
                                                                      7-5 of TDR are valid.
                                                                  1 - TDR is in AT Compatible Mode. Bits 7-2 of
                                                                      TDR are in TRI-STATE during read. (Default)

                                                          48                         www.national.com
Bit 1 - Select MSEN0 or DRATE0                                         TABLE 15. Parallel Port Mode
    This bit is initialized to 0 during reset, thus select-
    ing MSEN0.                                                   Operation Bit 0 of Bit 7 of Bit 0 of Bit 2 of
    0 - MSEN0 is selected on the pin. (Default)
    1 - DRATE0 is selected on the pin.                           Mode         FER PTR PCR PCR

Bit 2 - Reserved                                                 None         0  X         X                       X
    This bit is reserved.
                                                                 Compatible   1  0         0                       0
Bit 3 - Parallel Port Multiplexor (PPM) Float
Control                                                          Extended     1  1         0                       0

    When this bit is zero, the PPM pins are driven.              EPP          1  0         1                       0
    Otherwise, they are in TRI-STATE. Bit 3 is also
    functional when the PPM is not configured. (The              ECP          1  X         0                       1
    PPM is configured when bits 7,6 of SIRQ3 are 10,
    and bit 1 of SCF3 is 0.)                                     On reset all the bits of PCR are cleared to 0.
    When this bit is set the PPM output signals are in
    TRI-STATE and the input signals are blocked to re-           76543210           Parallel Port Control
    duce their leakage current. The values of the
    blocked input signals are: BUSY=1, PE=0,                     0 0 0 0 0 0 0 0 Reset Register (PCR)
    SLCT=0, ACK=1 and ERR=1.
    To avoid undefined FDC input signals, the PPM                          0     Required                          Index 04h
    can be disabled before this bit is set.
    0 - The PPM pins are driven.                                                                    EPP Enable
    1 - The PPM pins are in TRI-STATE and the pul-                                             EPP Version Select
                                                                                          ECP Enable
        lup resistors are disconnected.                                              ECP Clock Freeze Control
                                                                                Reserved
Bit 4 - Reserved                                                           Parallel Port Interrupt I/O Control
    This bit is reserved and is always 0.                             Parallel Port Open-Drain Control
                                                                 Reserved
Bit 5 - Zero Wait State Enable
    0 - No ZWS enabled.                                                    FIGURE 7. PCR Register Bitmap
    1 - If pin 3 is configured as ZWS (see bit 6), ZWS
        is driven low when the Enhanced Parallel Port            Bit 0 - EPP Enable
        (EPP) or the ECP can accept a short host                     0 - The EPP is disabled, and the EPP registers
        read/write-cycle; otherwise the ZWS open                         are not accessible (access ignored).
        drain output signal is not driven. EPP ZWS                   1 - If bit 2 of PCR is 0, the EPP is enabled. The
        operation should be configured when the sys-                     EPP should not be configured with base ad-
        tem's device is fast enough to support it.                       dress 3BCh.

Bit 6 - Select ZWS or CS1 on pin 3                               Bit 1 - EPP Version Select
    0 - ZWS function is selected on pin 3.                           0 - Version 1.7 is supported.
    1 - CS1 function is selected on pin 3                            1 - Version 1.9 is supported (IEEE 1284).

Bit 7 - Reserved                                                 Bit 2 - ECP Enable
    Reserved bit. Write 0.                                           Enables or disables ECP mode. In Plug and Play
                                                                     mode, IRQ7-3, IRQ12-9 or IRQ15 are selected via
2.3.6 Printer Control Register (PCR),                                the PNP0 register.
         Index 04h                                                   0 - The ECP is disabled and in power-down
                                                                         mode. The ECP registers are not accessible
This register enables the EPP, ECP, version modes,                       (access ignored), the ECP interrupt is inactive
and interrupt options. See Table 15.                                     and DMA request pin is in TRI-STATE. The
                                                                         IRQ5,7 input signals are blocked to reduce
                                                                         their leakage currents.
                                                                     1 - The ECP is enabled. The software should
                                                                         change this bit to 1 only when bits 2-0 of the
                                                                         existing CTR are 100.

                                                             49                            www.national.com
Bit 3 - ECP Clock Freeze Control                                  2.3.7 Power Management Control
    When either this bit or the ECP enable bit is 0,                        Register (PMC), Index 06h
    there is no change in the Chip clock stopping
    mechanism.                                                    This register controls the TRI-STATE and input sig-
    0 - The ECP does not affect the stopping of the               nals. The PMC Register is accessed at index 06h.
        clock multiplier (power-down mode 3) and                  The PMC Register is cleared to 0 on reset.
        does not change the function of bit 0 of PTR.
    1 - If the ECP is enabled (bit 2 of PCR is 1), the                                       Power Management
        clock multiplier is not stopped (power mode 3
        is not entered) and the ECP clock is not                  76543210                                          Control Register
        stopped (power down mode 2 excludes the
        ECP).                                                     0 0 0 0 0 0 0 0 Reset                                  (PMC)
                                                                                                          Required  Index 06h
Bit 4 - Reserved
    This bit is reserved and must be set to 0.                                                        Reserved
                                                                                                FDC TRI-STATE Control
Bit 5 - Parallel Port Interrupt Polarity Control                                           SCC1 TRI-STATE Control
    This bit controls the polarity of the interrupt line al-                          Reserved
    located for the parallel port.                                              PD and IDLE or IRSL2/ID2 Enable
    0 - The interrupt polarity is as defined in the exist-                  Selective Lock
        ing Chip, and the ECP interrupt event is level                 PPM TRI-STATE Enable
        high or negative pulse.                                   Reserved
    1 - The interrupt event polarity is inverted.
                                                                  FIGURE 8. PMC Register Bitmap
Bit 6 - Parallel Port Open-Drain Control
    Parallel port interrupt (the parallel port-allocated          Bit 0 - Reserved
    interrupt line) open-drain control bit.                           This bit is reserved.
    0 - The configured interrupt line (IRQ5 or IRQ7)
        has a totem-pole output with TRI-STATE abili-             Bit 1 - FDC TRI-STATE Control
        ty.
    1 - The configured interrupt line has an open                     0 - No TRI-STATE enabled.
        drain output signal (drive low or TRI-STATE).
                                                                      1 - If the FDC is powered down, the FDC output
Bit 7 - Reserved                                                          signals are in TRI-STATE, except the FDC-al-
    This bit is reserved. To maintain compatibility with                  located interrupt line, PD, IDLE and the PPM
    future Super I/O chips, do not modify this bit when                   output signals, even if the PPM is used for
    this register is written, i.e., use read-modify-write                 FDC pins, i.e., this bit does not control the
    to preserve the value of this bit.                                    IRQ6 and PPM pins.

                                                                          In addition, if the FDC is powered down, the
                                                                          FDC input signals (except DSKCHG) are
                                                                          blocked to reduce their leakage current.

                                                                  Bit 2 - SCC1 TRI-STATE Control

                                                                      This bit controls the TRI-STATE status of the
                                                                      SCC1 output pins and blocked the input pins, to
                                                                      avoid leakage current. This bit does not control the
                                                                      TRI-STATE status of the SCC1 interrupt.

                                                                      0 - TRI-STATE disabled on SCC1 signals.

                                                                      1 - If SCC1 is disabled or the Chip is in power-
                                                                          down mode, SCC1 output signals are in TRI-
                                                                          STATE and the input signals are blocked to
                                                                          reduce their leakage current.

                                                                          The values of the blocked input signals are:
                                                                          SIN1=1, CTS1=1, DSR1=1, DCD1=1 and
                                                                          RI1=1.

                                                                  Bit 3 - Reserved
                                                                      This bit is reserved.

                                                              50                                                    www.national.com
Bit 4 - PD and IDLE or IRSL2/ID2 Enable                               1 - If the parallel port is disabled, or the Super I/O
                                                                          chip is in power-down mode, the output sig-
    This is the PD and IDLE (FDC power management                         nals of the parallel port, pins (except the Par-
    output signals) or IRSL2/ID2 enable bit. When bit                     allel Port-allocated interrupt line]) are in TRI-
    2 of the SCF3 register is 1, IRSL2 controls pin 43                    STATE, and the input signals are blocked to
    (PQFP) or 41 (TQFP) instead of MTR1 or IDLE.                          reduce their leakage currents.
    See Tables 16 and 17. ID2 is available only in                        The values of the blocked input signals are:
    PC97338.                                                              BUSY=1, PE=0, SLCT=0, ACK=1 and
                                                                          ERR=1.
    0 - MTR1 or IRSL2/ID2 controls pin 43 (PQFP) or
        41 (TQFP), and DR1 controls pin 45 (PQFP)                 Bit 7 - Reserved
        or 43 (TQFP).                                                 This bit is reserved. To maintain compatibility with
                                                                      future SIO chips, do not modify this bit when this
    1 - IDLE or IRSL2/ID2 controls pin 43 (PQFP) or                   register is written, i.e., use read-modify-write to
        41 (TQFP), and PD controls pin 45 (PQFP) or                   preserve the value of this bit.
        43 (TQFP).
                                                                  2.3.8 Tape, SCCs and Parallel Port
TABLE 16. Bit Settings to Enable MRT1, IDLE or                              Configuration Register (TUP),
                               IRSL2                                        Index 07h

Bit 2 of Bit 4 of Function Selected on Pin #43                    The TUP Register is cleared to 0XX00000 on reset.
SCF3 PMC (PQFP) or Pin #41 (TQFP)

0         0  MTR1

0         1  IDLE
             IRSL2
1         x                                                                                  Tape, SCCs and Parallel Port

                                                                  7 6 5 4 3 2 1 0 Configuration Register
                                                                                                            (TUP)
                                                                  0 X X 0 0 0 0 0 Reset                Index 07h

TABLE 17. Bit Settings to Enable DR1 or PD                                                   Required

Bit 4 of     Function Selected on Pin #45                                                             Reserved
  PMC          (PQFP) or Pin #43 (TQFP)                                                         FDC 2 Mbps Enable
                                                                                            EPP Time-out Interrupt Enable
    0                          DR1                                                    Reserved(PC97338)/MIDI(PC87338)
    1                           PD                                               Reserved
                                                                           PD Status
Bit 5 - Selective Lock                                                IDLE Status
                                                                  IDLE Pin Mask
    This bit enables locking of the following configura-
    tion bits: bit 5 of PMC (this bit), bit 4 of FER, bits 7      FIGURE 9. TUP Register Bitmap
    through 0 of FAR, bit 3 of PTR and bit 6 of FCR.
    Unlike bit 6 of PTR, it does not lock all the config-         Bit 0 - Reserved
    uration bits.                                                     This bit is reserved.

    Once this bit is set by software it can only be               Bit 1 - FDC 2 Mbps Enable
    cleared by a hardware reset. This bit should be
    used instead of bit 6 of PTR if a configuration bit               Upon reset, this bit is cleared to 0.
    should be dynamically modified by software (like
    PMC bits).                                                        0 - 2 Mbps is not supported by the FDC, and the
                                                                          FDC clock is 24 MHz. (Default)
    0 - No lock, except via bit 6 of PTR.
                                                                      1 - 2 Mbps is supported by the FDC, and the
    1 - Any write to the above configuration bits is ig-                  FDC clock is 48 MHz The operating voltage
        nored, until a Master Reset clears this bit.                      should be 5 V. See Section 3.1.

Bit 6 - Parallel Port (PPM) TRI-STATE Enable                      Bit 2 - EPP Time-Out Interrupt Enable

    This bit enables reduction in power consumption,                  0 - The EPP time-out interrupt is masked.
    when the SuperI/O chip is in power-down mode, or
    the parallel port is disabled, by placing the PPM                 1 - The EPP time-out interrupt is generated on
    output signals in TRI-STATE, and blocking the                         the selected IRQ line (the Parallel Port-allo-
    PPM input signals.                                                    cated interrupt line), according to bit 6 of PCR.

    0 - The parallel port pins are enabled.

                                                              51                                       www.national.com
Bit 3 - MIDI/Reserved                                          2.3.9 SuperI/O Chip Identification
    In the PC87338 version this is the MIDI baud rate                    Register (SID), Index 08h
    configuration bit which function as follow:
    0 - The SCC1 baud rate generator is fed by the             The SID register is accessed, like the other configura-
        master clock of the Chip, divided by 13.               tion registers, through the INDEX register.
    1 - The SCC1 baud rate generator is fed by the
    master clock of the Chip divided by 12. This bit           This read-only register identifies the chip. Bits 2-0
    should be set to support a MIDI port.                      contain the revision code. SID holds the value B0h.
    This bit is reserved in the PC97338 version.
                                                               76543210                                          SuperI/O Chip
Bit 4 - Reserved                                               1 0 1 1 0 X X X Reset                              Identification
    This bit is reserved.                                      1 0 1 1 0 X X X Required                          Register (SID)

Bit 5 - PD Status                                                                                                      Index 08h
    This bit holds the FDC power-down state, as de-
    fined for the PD pin, even when pin 45 (or 43 for                                              D0
    VJG package) is not configured as PD. This bit is                                         D1
    read only.                                                                           D2
                                                                                   D3
Bit 6 - IDLE Status                                                           D4
    This bit holds the FDC idle state, as defined for the                D5
    IDLE pin, even when pin 43 (or pin 41 in the VJG                D6
    package) is not configured as IDLE, and when               D7
    IDLE is masked by bit 7 of TUP. This bit is read
    only.                                                      FIGURE 10. SID Register Bitmap

Bit 7 - IDLE Pin Mask                                          2.3.10 Advanced SuperI/O Chip
    This bit masks the IDLE output pin (but not the                      Configuration Register
    IDLE status bit). This bit is ignored when pin 43 is                 (ASC), Index 09h
    not configured as IDLE.
    0 - The IDLE output pin is unmasked The IDLE               During reset, bits 2-0 and bits 5,4 are initialized to 0,
        pin drives the value of the FDC idle state.            and bits 7,6 are initialized to 1 (1100X000).
    1 - The IDLE output pin is masked. The IDLE pin
        is driven low.                                         Advanced SuperI/O Chip

                                                               7 6 5 4 3 2 1 0 Configuration Register

                                                               1 1 0 0 X 0 0 0 Reset                                  (ASC)
                                                                                                       Required  Index 09h

                                                                                                  Select IRQ5 or ADRATE0
                                                                                              Reserved
                                                                                        Enhanced TDR Support
                                                                                   PNF Status
                                                                              Select DENSEL or ADRATE1
                                                                         ECP CNFGA Bit
                                                                    DENSEL Polarity Select
                                                               System Operation Mode

                                                                        FIGURE 11. ASC Register Bitmap

                                                               Bit 0 - Select IRQ5 or ADRATE0
                                                                   In Plug and Play mode, this bit does not affect the
                                                                   interrupt mapping of the parallel port (even when
                                                                   ADRATE0 is selected).
                                                                   In Legacy mode, selection of parallel port interrupt
                                                                   pin (IRQ5 or IRQ7) via bits 1 and 0 of FAR, and via
                                                                   bit 3 of PTR, is ignored and IRQ7 is used as paral-
                                                                   lel port interrupt.
                                                                   0 - Pin 98 (PQFP) or pin 96 (TQFP) is IRQ5.
                                                                       IRQ5 is controlled by bits 6 and 5 of PCR.

                                                           52                                                    www.national.com
    1 - Pin 98 (PQFP) or pin 96 (TQFP) is ADRATE0                  2.3.11 Chip Select 0 Low Address
        open drain output. ADRATE0 has the same                              Register (CS0LA), Index 0Ah
        value as DRATE0.
                                                                   This register holds the low address bits of the moni-
Bit 1 - Reserved                                                   tored I/O address. See CS0HA and CS0CF for com-
    This bit is reserved.                                          plementary description. Bit 0 holds A0

Bit 2 - Enhanced TDR Support                                                                                         Chip Select 0
    0 - TDR read is a function of bit 0 of the FCR
        configuration register.                                    7 6 5 4 3 2 1 0 Low Address Register
    1 - The Chip provides enhanced TDR support.
                                                                                                 Reset                 (CS0LA)
Bit 3 - PNF Status                                                                               Required            Index 0Ah
    This bit reflects the value of the PNF pin. It is a
    read only bit; data written to this bit is ignored. It is                                          A0
    undefined when the pin is configured as DRV2 or                                              A1
    DR23.                                                                                   A2
    This bit is undefined when the pin is configured as                                A3
    DRV2, DR23, SIRQI3 or IRSL2/ID2.                                              A4
                                                                             A5
Bit 4 - Select DENSEL or ADRATE1                                        A6
    Controls the behavior of pin 48 in the PQFP pack-              A7
    age or of pin 46 in the TQFP package.
    0 - The pin is used for DENSEL.                                FIGURE 12. CS0LA Register Bitmap
    1 - The pin is used for ADRATE1.
                                                                   2.3.12 Chip Select 0 Configuration
Bit 5 - ECP CNFGA Bit                                                        Register (CS0CF), Index 0Bh
    The value of this pin is reflected on bit 3 of CNFGA
    ECP register.                                                  This register controls the behavior of the CS0 pin.
                                                                   CS0 is asserted on non-DMA PIO cycles, when RD or
Bit 6 - DENSEL Polarity                                            WR is asserted. CS0 can be asserted only on reads,
    This bit controls the polarity of the DENSEL signal.           or on writes or on all cycles. The register is initialized
    Upon reset this bit is initialized to 1, thus selecting        to 0 during reset.
    active high DENSEL for 500 Kbps, 1 Mbps and
    2 Mbps data rates                                                                                                Chip Select 0
    0 - DENSEL is active low for data transmission
        rates of 500 Kbps, 1 Mbps and 2 Mbps data                  7 6 5 4 3 2 1 0 Configuration Register
        rates and active high for rates 250 Kbps and
        300 Kbps.                                                  0 0 0 0 0 0 0 0 Reset                               (CS0CF)
    1 - DENSEL is active low for data transmission                                                         Required  Index 0Bh
        rates of 250 Kbps, 300 Kbps data rates and
        active high for rates of 500 Kbps, 1 Mbps and                                                 Reserved
        2 Mbps. (Default)                                                                        Reserved
                                                                                             Reserved
Bit 7 - System Operation Mode                                                          Number of Decoded Address Bits
    The Chip can be configured to either AT or PS/2                               CS0 Assert Enable (Write)
    mode.                                                                    CS0 Assert Enable (Read)
    Upon reset this bit is initialized to 1, thus selecting            Reserved
    AT mode.                                                       Reserved
    0 - PS/2 mode.
    1 - AT mode. (Default)                                         FIGURE 13. CS0CF Register Bitmap

                                                                   Bits 2-0 - Reserved
                                                                       These bits are reserved.

                                                                   Bit 3 - Number of Decoded Address Bits

                                                                       0 - During reset, if CFG0 = 0, decode 16 address
                                                                           bits (A15-A0) and compare them to CS0HA
                                                                           and CS0LA bits.

                                                                           During reset, if CFG0 = 1, decode 11 address
                                                                           bits (A10-A0) and compare them to bits 2-0 of
                                                                           CS0HA and bits 7-0 of CS0LA. Bits 7-3 of
                                                                           CS0HA are ignored.

                                                               53                                                    www.national.com
    1 - During reset, if CFG0 = 0, decode four ad-           2.3.14 Chip Select 1 Configuration
        dress bits (A15-A12) and compare them to                       Register (CS1CF), Index 0Dh
        bits 7-4 of CS0HA. Bits 3-0 of CS0HA and bits
        7-0 of CS0LA are ignored.                            This register controls the behavior of the CS1 pin.
        During reset, if CFG0 = 1, it is illegal to set      CS1 is asserted on non-DMA PIO cycles, when RD or
        this bit to 1.                                       WR is asserted. CS1 can be asserted only on reads
                                                             or writes or on all cycles. The register is initialized to
Bit 4 - CS0 Assert Enable (Write)                            0 during reset.
    0 - Do not enable CS0 assertion on write cycles.
    1 - Enable CS0 assertion on write cycles.                                                                  Chip Select 1

Bit 5 - CS0 Assert Enable (Read)                             7 6 5 4 3 2 1 0 Configuration Register
        0 - Do not enable CS0 assertion on read cy-
        cles.                                                0 0 0 0 0 0 0 0 Reset                               (CS1CF)
                                                                                                     Required  Index 0Dh
    1 - Enable CS0 assertion on read cycles.
                                                                                                Reserved
Bits 7,6 - Reserved                                                                        Reserved
     These bits are reserved.                                                          Reserved
                                                                                 Number of Decoded Address Bits
2.3.13 Chip Select 1 Low Address                                            CS1 Assert Enable (Write)
          Register (CS1LA), Index 0Ch                                  CS1 Assert Enable (Read)
                                                                 Reserved
This register holds the low address bits of the moni-        Reserved
tored I/O address. See CS1HA and CS1CF for com-
plementary description. Bit 0 holds A0.                      FIGURE 15. CS1CF Register Bitmap

                                        Chip Select 1        Bits 2-0 - Reserved

7 6 5 4 3 2 1 0 Low Address Register                             These bits are reserved.

Reset                                     (CS1LA)            Bit 3 - Number of Decoded Address Bits
Required                                Index 0Ch
                                                                 0 - If during reset CFG0 = 0, decode 16 address
                                    A0                               bits (A15-A0) and compare them to CS1HA
                               A1                                    and CS1LA bits.
                          A2
                    A3                                               If during reset CFG0 = 1, decode 11 address
               A4                                                    bits (A10-A0) and compare them to bits 2-0 of
          A5                                                         CS1HA and bits 7-0 of CS1LA. Bits 7-3 of
     A6                                                              CS1HA are ignored.
A7
                                                                 1 - If during reset CFG[0]=0, decode 14 address
FIGURE 14. CS1LA Register Bitmap                                     bits (A15-A2) and compare them to bits 7-0 of
                                                                     CS1HA and bits 7-2 of CS1LA. Bits 1,0 of
                                                                     CS1LA are ignored.

                                                                     If during reset CFG0 = 1. decode nine ad-
                                                                     dress bits (A10-A2) and compare them to bits
                                                                     2-0 of CS1HA and bits 7-2 of CS1LA. Bits 7-3
                                                                     of CS1HA and bits 1-0 of CS1LA are ignored.

                                                             Bit 4 - CS1 Assert Enable (Write)
                                                                 0 - Do not enable CS1 assertion on write cycles.
                                                                 1 - Enable CS1 assertion on write cycles.

                                                             Bit 5 - CS1 Assert Enable (Read)
                                                                 0 - Do not enable CS1 assertion on read cycles.
                                                                 1 - Enable CS1 assertion on read cycles.

                                                             Bits 7,6 - Reserved
                                                                 These bits are reserved.

                                                         54                                                    www.national.com
2.3.15 Chip Select 0 High Address                            2.3.17 SuperI/O Chip Configuration
         Register (CS0HA), Index 10h                                   Register 0 (SCF0), Index 12h

This register holds the high address bits of the moni-       Upon reset, SCF0 is initialized to xxxx0xxx.
tored I/O address. See CS0LA and CS0CF for com-
plementary description. Bit 0 holds A8. If during reset                SuperI/O Chip
CFG0 is1, A15-11 are not input signals of the chip.
Therefore, bits 7-3 are reserved.                            76543210  Configuration

          Chip Select 0                                      x x x x 0 x x x Reset Register 0 (SCF0)
                                                                                                                            Index 12h

                                                                                                     Required

7 6 5 4 3 2 1 0 High Address Register                                                            Reserved
                                                                                            Reserved
Reset      (CS0HA)                                                                     Reserved
Required  Index 10h                                                              SCC2 TRI-STATE Control
                                                                            Reserved
Address Length                                                         Reserved
                                                                  Reserved
CFG0 = 1 CFG0 = 0                                            Reserved

11 Bits   16 bits

A8        A8

A9        A9

A10       A10                                                        FIGURE 18. SCF0 Register Bitmap

Reserved  A11                                                Bits 2-0 - Reserved
                                                                 These bits are reserved.
Reserved  A12
                                                             Bit 3 - SCC2 TRI-STATE Control
Reserved  A13                                                    This bit controls the TRI-STATE status of the
                                                                 SCC2 output pins and blocked the input pins, to
Reserved  A14                                                    avoid leakage current. This bit does not control the
                                                                 TRI-STATE status of the SCC2 interrupt.
Reserved  A15                                                    0 - No TRI-STATE enabled in SCC2 pins.
                                                                 1 - If SCC2 is disabled or the Chip is in power-
FIGURE 16. CS0HA Register Bitmap                                     down mode, SCC2 and IR output signals are
                                                                     in TRI-STATE and the input signals are
2.3.16 Chip Select 1 High Address                                    blocked to reduce their leakage current.
         Register (CS1HA), Index 11h                                 The values of the blocked input signals are:
                                                                     IRRX1=1, IRRX2=1, SIN2=1, CTS2=1,
This register holds the high address bits of the moni-               DSR2=1, DCD2=1, ID0=1, ID1=1, ID2=1 and
tored I/O address. See CS1LA and CS1CF for com-                      RI2=1.
plementary description. Bit 0 holds A8. If during reset              When IRSL2-0 control their respective pins
CFG0 is 1, A15-11 are not input pins of the chip.                    they are all 0, under these conditions.
Therefore, bits 7-3 are reserved.
                                                             Bits 7-4 - Reserved
          Chip Select 1                                          Reserved.

7 6 5 4 3 2 1 0 High Address Register

Reset      (CS1HA)
Required  Index 11h

Address Length

CFG0 = 1 CFG0 = 0

11 Bits   16 bits

A8        A8

A9        A9

A10       A10

Reserved  A11

Reserved  A12

Reserved  A13

Reserved  A14

Reserved  A15

FIGURE 17. CS1HA Register Bitmap

                                                         55            www.national.com
2.3.18 SuperI/O Chip Configuration                                            TABLE 19. Parallel Port Plug and Play DMA Set-
         Register 1 (SCF1), Index 18h                                                                         tings

Upon reset, SCF1 is initialized to xx00000x.                                                       Parallel Port DMA
                                                                                                 Plug and Play Setting
                                                                              Bit 5 Bit 4 Bit 3

                SuperI/O Chip                                                 0 0 0 Disabled. Parallel port's DMA is
                                                                                                  not connected to any ISA DMA
76543210        Configuration                                                                     channel, i.e., it is not connected to
                                                                                                  any of the chip's DMA pins.
x x 0 0 0 0 0 x Reset Register 1 (SCF1)
                                                               Index 18h                          It is the software's responsibility to
                                                                                                  route all DMA sources onto the
                                        Required                                                  ISA DMA channels correctly.

                 Reserved
                ECP DMA Number

                Parallel Port DMA                                             0 0 1 Parallel port`s DMA request and
                Plug and Play Support                                                             acknowledge signals are
                                                                                                  connected to DRQ0 and DACK0
      Reserved                                                                                    pins.
Reserved
                                                                              0 1 0 Parallel port`s DMA request and
   FIGURE 19. SCF1 Register Bitmap                                                                acknowledge signals are
                                                                                                  connected to DRQ1 and DACK1
Bit 0 - Reserved                                                                                  pins.
    This bit is reserved.
                                                                              0 1 1 Parallel port`s DMA request and
Bits 2,1 - ECP DMA Number                                                                         acknowledge signals are
    Reported ECP DMA number, as reflected on bits                                                 connected to DRQ2 and DACK2
    1,0 of the CNFGB ECP register. Bit 2 of SCF1 is                                               pins.
    reflected on bit 1 of CNFGB and bit 1 of SCF1 on
    bit 0 of CNFGB.                                                           1 0 0 Parallel port`s DMA request and
    Microsoft's ECP Protocol and ISA Interface Stan-                                              acknowledge signals are
    dard defines these bits as shown in Table 18.                                                 connected to DRQ3 and DACK3
                                                                                                  pins.
      TABLE 18. ECP DMA Option Selection
                                                                              1 0 1 Reserved

                                                                              1 1 0 Reserved

Bit 2 Bit 1         Selected DMA Option                                       1 1 1 Reserved
                Jumpered 8-bit DMA (Default)
0  0
                   DMA Channel 1 selected
0  1               DMA Channel 2 selected                                     Bits 7-6 - Reserved
                   DMA Channel 3 selected                                         These bits are reserved.
1  0

1  1

Bits 5-3 - Parallel Port DMA Plug and Play Support

    Upon reset these bits are initialized to 000.

    When a DMA request signal, i.e., DRQ0, DRQ1,
    DRQ2 or DRQ3, is not configured as an FDC DMA
    request signal, a parallel port DMA request signal
    or a SCC2 DMA request signal, it is in TRI-STATE.

    When a DMA acknowledge signal, i.e., DACK0,
    DACK1, DACK2 or DACK3, is not configured as
    an FDC DMA acknowledge signal, a parallel port
    DMA acknowledge signal or a SCC2 DMA ac-
    knowledge signal, it is ignored.

                                                                          56                                www.national.com
2.3.19 Plug and Play Configuration 0                              0 - Legacy mode. (Default)
         Register (PNP0), Index 1Bh
                                                                      The interrupts and the base addresses of the
This register allows configurable mapping of the par-                 FDC, SCC1, SCC2 and the parallel port are
allel port's interrupt onto the ISA interrupts. Upon re-              configured as in legacy devices, i.e., as in pre-
set, PNP0 is initialized to 00000xxx.                                 vious SuperI/O chips. DMA channels are con-
                                                                      figurable under this mode.
                   Plug and Play Configuration
                                                                  1 - Plug and Play mode.
76543210                                          Register 0
                                                                      The interrupts, the DMA channels and the
0 0 0 0 0 x x x Reset                                 (PNP0)          base addresses of the FDC, SCC1, SCC2
                                        Required  Index 1Bh           and the parallel port are fully Plug and Play.

                  Parallel Port IRQ Select                        Bits 7-4 - Parallel Port Interrupt Mapping
Select Legacy or Plug-and Play Mode                                  Parallel port interrupt mapping in Plug and Play
                                                                      mode. Upon reset these bits are initialized to 0000.
Parallel Port Interrupt Mapping                                       When enabled it can be routed onto one of the fol-
                                                                      lowing ISA interrupts: IRQ7-3, IRQ12-9 and
                                                                      IRQ15, as shown in Table 21.

                                                                  TABLE 21. Parallel Port Plug and Play Interrupt
                                                                                               Mapping

FIGURE 20. PNP0 Register Bitmap                                   Bit 7 Bit 6 Bit 5 Bit 4 Interrupt

Bits 2-0 - Parallel Port IRQ Select                               0  0  0  0 Disable
    These bits are reflected on bits 5-3 of the CNFGB
    ECP register. Bit 0 of PNP0 is reflected on bit 3 of          0  0  0  1 Invalid
    CNFGB.
    Upon reset, these bits are undefined.                         0  0  1  0 Invalid
    Microsoft's ECP Protocol and ISA Interface Stan-
    dard defines these bits as shown in Table 20.                 0  0  1  1 IRQ3

TABLE 20. Parallel Port Plug and Play Interrupt                   0  1  0  0 IRQ4
                           Assignment
                                                                  0  1  0  1 IRQ5

                                                                  0  1  1  0 IRQ6

Bit 2 Bit 1 Bit 0  Interrupt Assignment                           0  1  1  1 IRQ7

0 0 0 Parallel port's interrupt is                                1  0  0  0 Invalid
                       selected by jumpers
                                                                  1  0  0  1 IRQ9

0 0 1 IRQ7 is parallel port's interrupt                           1  0  1  0 IRQ10
0 1 0 IRQ9 is parallel port's interrupt
                                                                  1  0  1  1 IRQ11

0 1 1 IRQ10 is parallel port's interrupt                          1  1  0  0 IRQ12
1 0 0 IRQ11 is parallel port's interrupt
                                                                  1  1  0  1 Invalid

1 0 1 IRQ14 is parallel port's interrupt                          1  1  1  0 Invalid
1 1 0 IRQ15 is parallel port's interrupt
                                                                  1  1  1  1 IRQ15

1 1 1 IRQ5 is parallel port's interrupt

Bit 3 - Select Legacy or Plug and Play Mode                       Disable means the interrupt of the parallel port is
                                                                  not routed to any ISA interrupt. Unpredictable re-
    Upon reset this bit is initialized to 0. This bit may         sults when invalid values are written. IRQ5, IRQ12
    be modified only when all modules are disabled. In            and IRQ15 can not always be configured. For
    both modes, the Chip can decode 11-bit address-               more details, see Section 6 on page 190.
    es or 16-bit addresses, according to the strap pin
    CFG0. Decoding of 10-bit addresses is not sup-                It is the software`s responsibility to route all inter-
    ported.                                                       rupt sources onto the ISA interrupts correctly.
                                                                  These bits work with bits 2-0, to select the interrupt
                                                                  destination for the parallel port. However, the ac-

                                                              57           www.national.com
    tual hardware selection is determined by bits 7-4             2.3.21 SuperI/O Chip Configuration
    and it is software's responsibility to keep bits 2-0                    Register 2 (SCF2), Index 40h
    and 7-4 in synchronization (if desired).
                                                                  Undefined value when out of reset. This register con-
    In Legacy mode, these bits are ignored and paral-             trols the following.
    lel port interrupt mapping is controlled by bits 1,0
    of the FAR register, bit 3 of the PTR register and            76543210                                     SuperI/O Chip
    bit 0 of the ASC register.
                                                                                                               Configuration
2.3.20 Plug and Play Configuration 1
         Register (PNP1), Index 1Ch                                                             Reset Register 2 (SCF2)
                                                                                                               Index 40h
This register allows configurable mapping of the                                                Required
SCC's interrupt onto the ISA interrupts. Upon reset,
PNP1 is initialized to 00000000.                                                                       VLD1,0

In Legacy mode, this register is ignored and the                                           Reserved
UART interrupt mapping is controlled via bits 7-2 of                                  Reserved
the FAR register.                                                                 SCC1 Bank Select Enable
                                                                            SCC2 Normal Power Mode
Plug and Play Configuration                                            SCC2 is Busy
                                                                  SCC2 Bank Select Enable

76543210                                          Register 1      FIGURE 22. SCF2 Register Bitmap

0 0 0 0 0 0 0 0 Reset                                 (PNP1)
                                        Required  Index 1Ch

          SCC1 Interrupt                                          Bits 1,0 - VLD0,1
          Mapping
                                                                      These bits determine the state of bit 5 in the FDC
SCC2 Interrupt Mapping                                                Tape Drive Register (TDR), when either Automatic
                                                                      Media Sense TDR or Enhanced TDR is configured
        FIGURE 21. PNP1 Register Bitmap                               (bit 0 of FCR = 0 or bit 2 of ASC = 1).

Bits 3-0 - SCC1 Interrupt Mapping                                     Bit 5 of TDR holds VLD0 bit value when two floppy
    SCC1 interrupt mapping in Plug and Play mode.                     disk drives mode is configured (bit 4 of FER is 0)
    Upon reset these bits are initialized to 0000.                    and drive 0 is accessed. Bit 5 of TDR holds VLD1
    These bits are defined and handled identically to                 bit value when two floppy disk drives mode is con-
    bits 4,5,6 and 7 of the parallel port in the Plug and             figured (bit 4 of FER is 0) and drive 1 is accessed.
    Play Configuration 0 Register (PNP0), Index 1Bh.                  Otherwise, bit 5 of TDR holds 1.

Bits 7-4 - SCC2 Interrupt Mapping                                     Upon reset, these bits are undefined.
    SCC2 interrupt mapping in Plug and Play mode.
    Upon reset these bits are initialized to 0000.                             TABLE 22. TDR Bit 5 Values
    These bits are defined and handled identically to
    bits 4,5,6 and 7 of the parallel port in the Plug and                                       SCF2           TDR
    Play Configuration 0 Register (PNP0), Index 1Bh.
                                                                  Drive Accessed  Bit 1 Bit 0                  Bit 5
                                                                                                                 0
                                                                            0     x                   0          1
                                                                            0                                    0
                                                                            1     x                   1          1
                                                                            1                                    1
                                                                         None     0                       x

                                                                                  1                       x

                                                                                  x                       x

                                                                  Bits 3-2 - Reserved
                                                                      These bits are reserved.

                                                              58                                             www.national.com
Bit 4 - SCC1 Bank Select Enable                                           2.3.22 Plug and Play Configuration 2
                                                                                    Register (PNP2), Index 41h
    Enables bank switching. Upon reset, this bit is ini-
    tialized to 0.                                                        This register allows configurable mapping of the
                                                                          FDC's interrupt and DMA signals onto the ISA inter-
    0 - All attempts to access the extended registers                     rupts and DMA channels. It allows also configurable
        of SCC1 are ignored. (Default)                                    mapping of the parallel port's DMA signals onto the
                                                                          ISA DMA channels. Upon reset, PNP2 is initialized to
    1 - SCC1 extended registers accessible.                               00110000.

Bits 5 - SCC2 Normal Power Mode                                                         Plug and Play Configuration

    Upon reset, this bit is initialized to 1.                             76543210                                          Register 2

    0 - Low power mode. SCC2's clock is disabled.                         0 0 1 1 0 0 0 0 Reset                                 (PNP2)
        IRSL2, 1 and 0 output signals are set to 0.                                                               Required  Index 41h
        The RI2 input signal can be set to generate an
        interrupt. Registers are maintained.                                                   FDC Interrupt Mapping

    1 - Normal power mode - SCC2's clock is en-
        abled. SCC2 is functional, when bit 2 of the
        FER register is set to 1.

Bit 6 - SCC2 is Busy                                                                       FDC DMA Plug and Play Support
    Read only. This bit can be used by power manage-                      Reserved
    ment software to decide when to power down
    SCC2.                                                                         FIGURE 24. PNP2 Register Bitmap
    This bit is initialized to 0.
    0 - No transfer is in progress. (Default)                             Bits 3-0 - FDC Interrupt Mapping
    1 - A transfer is in progress.
                                                                              FDC interrupt mapping in Plug and Play mode.
SCF2 Busy                                                                    Upon reset these bits are initialized to 0000.
Flag
                                                                              When enabled it can be routed onto one of the fol-
UART2 AS       t                                                              lowing ISA interrupts: IRQ3-IRQ7, IRQ9-IRQ12
                                                                              and IRQ15. See Table 23.
Transmitter                                                                   Disable means FDC's interrupt is not routed to any
                                                                              ISA interrupt. Unpredictable results when invalid
I/O WR                                                                        values are written. IRQ5, IRQ12 and IRQ15 can
                                                                              not always be configured. For more details, refer
UART2 AS          Busy Flag                                                   to Section 6 on page 190.
Receiver SIN2     reset after                                                 It is the software`s responsibility to route all inter-
                  time t                                                      rupt sources onto the ISA interrupts correctly.

UART and SIR mode: t = one character + 48*(bit time)                         In Legacy mode, these bits are ignored and the in-
one character time =                                                         terrupt of the FDC is connected to IRQ6.
(bit time) * (word size + start bit + number of stop bits + parity bit)
Bit time = 1/baudrate                                                    TABLE 23. FDC Plug and Play Interrupt Mapping
TV Remote: t = 75 s
MIR, FIR: t = 32 s                                                      Bit 3  Bit 2  Bit 1  Bit 0 Interrupt
                                                                            0      0      0      0 Disable
           FIGURE 23. Busy Flag Timing                                      0      0      0      1 Invalid
                                                                            0      0      1      0 Invalid
Bit 7 - SCC2 Bank Select Enable                                             0      0      1      1 IRQ3
    Enables bank switching. Upon reset, this bit is ini-                    0      1      0      0 IRQ4
    tialized to 0.                                                          0      1      0      1 IRQ5
    0 - All attempts to access the extended registers                       0      1      1      0 IRQ6
        of SCC2 are ignored. (Default)                                      0      1      1      1 IRQ7
    1 - SCC2 extended registers accessible.

                               59                                                                                           www.national.com
Bit 3  Bit 2  Bit 1  Bit 0 Interrupt                               Bit 5 Bit 4 Bit 3 FDC DMA Plug and Play Setting
  1      0      0      0 Invalid                                     1 0 1 Reserved
  1      0      0      1 IRQ9                                        1 1 0 Reserved
  1      0      1      0 IRQ10                                       1 1 1 Reserved
  1      0      1      1 IRQ11
  1      1      0      0 IRQ12                                     Bit 7 - Reserved
  1      1      0      1 Invalid                                       This bit is reserved.
  1      1      1      0 Invalid
  1      1      1      1 IRQ15                                     2.3.23 Parallel Port Base Address Low
                                                                             Byte Register (PBAL), Index 42h
Bits 6-4 - FDC DMA Plug and Play Support
    Upon reset these bits are initialized to 011. It is the        This register holds the low address bits of the parallel
    software's responsibility to route all DMA sources             port's base address.
    onto the ISA DMA channels correctly. See Table
    24.                                                            In Legacy mode, this register is ignored and the base
    When a DMA request pin, i.e., DRQ0, DRQ1,                      address of the parallel port is determined by bits 1 and
    DRQ2 or DRQ3 is not configured as an FDC DMA                   0 of the FAR register.
    request signal or a Parallel Port DMA request sig-
    nal, it is in TRI-STATE.                                       In Plug and Play mode when EPP is enabled, bit 0
                                                                   (A2) must be 0.
    When a DMA acknowledge pin, i.e., DACK0,
    DACK1, DACK0 or DACK3 is not configured as an                  This register may be modified only when the parallel
    FDC DMA acknowledge signal or a parallel port                  port is disabled. Undefined value when out of reset.
    DMA acknowledge signal, it is ignored.
                                                                   It is the software's responsibility to configure all devic-
  TABLE 24. FDC Plug and Play DMA Settings                         es so there will be no conflicts.

Bit 5 Bit 4 Bit 3 FDC DMA Plug and Play Setting                    Parallel Port Base Address

   0 0 0 Disabled. FDC DMA is not                                  76543210                                Low Byte Register
                        connected to any ISA DMA
                        channel, i.e., it is not connected to      x x x x x x x x Reset                                (PBAL)
                        any of the chip's DMA pins.                                                        Required  Index 42h

   0 0 1 FDC DMA request and                                                                           A2
                        acknowledge signals are                                                   A3
                        connected to DRQ0 and DACK0                                          A4
                        pins.                                                          A5
                                                                                  A6
   0 1 0 FDC DMA request and                                                 A7
                        acknowledge signals are                         A8
                        connected to DRQ1 and DACK1                A9
                        pins.
                                                                   FIGURE 25. PBAL Register Bitmap
   0 1 1 FDC DMA request and
                        acknowledge signals are                    2.3.24 Parallel Port Base Address High
                        connected to DRQ2 and DACK2                          Byte Register (PBAH), Index 43h
                        pins.
                                                                   This register holds the high address bits of the parallel
   1 0 0 FDC DMA request and                                       port's base address.
                        acknowledge signals are
                        connected to DRQ3 and DACK3                In Plug and Play mode, when ECP is enabled, bit 2
                        pins.                                      (A10) must be 0.

                                                                   In Legacy mode, this register is ignored and the base
                                                                   address of the Parallel Port is determined by bits 1
                                                                   and 0 of the FAR register.

                                                                   This register may be modified only when the parallel
                                                                   port is disabled. Undefined value when out of reset.

                                                                   It is the software's responsibility to configure all devic-
                                                                   es so there will be no conflicts.

                                                               60                                                    www.national.com
Parallel Port Base Address                                                    This register may be modified only when SCC1 is dis-
                                                                              abled. Undefined value when out of reset.
76543210       High Byte Register
                                                                              It is the software's responsibility to configure all devic-
x x x x x x x x Reset                                (PBAH)                   es so as to avoid conflicts.
                                        Required  Index 43h

          Address Length                                                      76543210  SCC1 Base Address

          CFG0 = 1 CFG0 = 0                                                                          High Byte Register

          11 Bits                                 16 bits                     x x x x x x x x Reset                             (S1BAH)

          Reserved Reserved                                                             Required                                Index 45h

          Reserved Reserved                                                             Address Length

          A10                                     A10                                   CFG0 = 1 CFG0 = 0

          Reserved                                A11                                   11 Bits                                 16 bits

          Reserved                                A12                                   Reserved Reserved

          Reserved                                A13                                   Reserved Reserved

          Reserved                                A14                                   A10                                     A10

          Reserved                                A15                                   Reserved                                A11

                                                                                        Reserved                                A12

        FIGURE 26. PBAH Register Bitmap                                                 Reserved                                A13

2.3.25 SCC1 Base Address Low Byte                                                       Reserved                                A14
         Register (S1BAL), Index 44h
                                                                                        Reserved                                A15
This register holds the low address bits of SCC1's
base address.                                                                 FIGURE 28. S1BAH Register Bitmap
In Legacy mode, this register is ignored and the base
address of SCC1 is determined by bits 3 and 2, and                            2.3.27 SCC2 Base Address Low Byte
bits 7 and 6 of the FAR register.                                                       Register (S2BAL), Index 46h
This register may be modified only when SCC1 is dis-
abled. Undefined value when out of reset.                                     This register holds the low address bits of SCC2's
It is the software's responsibility to configure all devic-                   base address.
es so there will be no conflicts.
                                                                              In Legacy mode, this register is ignored and the base
76543210  SCC1 Base Address                                                   address of SCC2 is determined by bits 7 through 4 of
                                                                              the FAR register.
x x x x x x x x Reset Low Byte Register
                                                                 (S1BAL)      This register may be modified only when SCC2 is dis-
                                                                              abled. Undefined value when out of reset.

                                                                              It is the software's responsibility to configure all devic-
                                                                              es so as to avoid conflicts.

          Required                                Index 44h

                                    Reserved                                            SCC2 Base Address
                               A3
                          A4                                                  76543210               Low Byte Register
                    A5
               A6                                                             x x x x x x x x Reset                              (S2BAL)
          A7                                                                                                          Required  Index 46h
     A8
A9                                                                                                                Reserved
                                                                                                             A3
FIGURE 27. S1BAL Register Bitmap                                                                        A4
                                                                                                  A5
2.3.26 SCC1 Base Address High Byte                                                           A6
         Register (S1BAH), Index 45h                                                    A7
                                                                                   A8
This register holds the high address bits of SCC1's                           A9
base address.
                                                                              FIGURE 29. S2BAL Register Bitmap
In Legacy mode, this register is ignored and the base
address of SCC1 is determined by bits 3 and 2, and
bits 7 and 6 of the FAR register.

                                                                          61                                                    www.national.com
2.3.28 SCC2 Base Address High Byte                                              FDC Base Address
         Register (S2BAH), Index 47h
                                                                 76543210       Low Byte Register
This register holds the high address bits of SCC2's
base address.                                                    x x x x x x x x Reset                                (FBAL)
                                                                                                         Required  Index 48h
In Legacy mode, this register is ignored and the base
address of SCC2 is determined by bits 4-7 of FAR                                                     Reserved
register.                                                                                       A3
                                                                                           A4
This register may be modified only when SCC2 is dis-                                 A5
abled. Undefined value when out of reset.                                       A6
                                                                           A7
It is the software's responsibility to configure all devic-           A8
es so as to avoid conflicts.                                     A9

          SCC2 Base Address

76543210       High Byte Register                                FIGURE 31. FBAL Register Bitmap

x x x x x x x x Reset                              (S2BAH)       2.3.30 FDC Base Address High Byte
                                        Required  Index 47h                Register (FBAH,) Index 49h

          Address Length                                         This register holds the high address bits of the FDC's
                                                                 base address.
          CFG0 = 1 CFG0 = 0
                                                                 In Legacy mode, this register is ignored and the base
          11 Bits                                 16 bits        address of the FDC is determined by bit 5 of the FER
                                                                 register.
          Reserved Reserved
                                                                 This register may be modified only when the FDC is
          Reserved Reserved                                      disabled. Undefined value when out of reset.

          A10                                     A10            It is the software's responsibility to configure all devic-
                                                                 es so as to avoid conflicts.
          Reserved                                A11

          Reserved                                A12

          Reserved                                A13

          Reserved                                A14

          Reserved                                A15

       FIGURE 30. S2BAH Register Bitmap                                         FDC Base Address

2.3.29 FDC Base Address Low Byte                                 76543210       High Byte Register
         Register (FBAL), Index 48h
                                                                 x x x x x x x x Reset                                (FBAH)
This register holds the low address bits of the FDC's                                                    Required  Index 49h
base address.
In Legacy mode, this register is ignored and the base                      Address Length
address of the FDC is determined by bit 5 of the FER
register.                                                                  CFG0 = 1 CFG0 = 0

This register may be modified only when the FDC is                         11 Bits                                 16 bits
disabled. Undefined value when out of reset.
                                                                           Reserved Reserved
It is the software's responsibility to configure all devic-
es so as to avoid conflicts.                                               Reserved Reserved

                                                                           A10                                     A10

                                                                           Reserved                                A11

                                                                           Reserved                                A12

                                                                           Reserved                                A13

                                                                           Reserved                                A14

                                                                           Reserved                                A15

                                                                 FIGURE 32. FBAH Register Bitmap

                                                             62                                                    www.national.com
2.3.31 SIO Base Address Low Byte                                 It is the software's responsibility to configure all devic-
         Register (SBAL), Index 4Ah                              es so as to avoid conflicts.

This register holds the low address bits of the base                        TABLE 26. SBAH Reset Values
address of the SuperI/O chip, i.e., the Chip. These
bits are also the low address bits of the INDEX regis-           BADDR1  BADDR0  SBAH Reset Values
ter.                                                                  0       0             03h
                                                                      0       1
The address of the DATA register is the next consec-                  1       0         Undefined
utive address after the address of the INDEX register.                1       1             01h
                                                                                            00h
The reset value of SBAL depends on the values of
BADDR0 and BADDR1 during reset. See Table 25.                            SuperI/O Chip Base Address

For more details about programming the Chip's base               76543210             High Byte Register
address, see Section 2.2.5 on page 38.
                                                                                 Reset                                (SBAH)
It is the software's responsibility to configure all devic-                      Required                          Index 4Bh
es so as to avoid conflicts.

           TABLE 25. SBAL Reset Values

BADDR1  BADDR0  SBAL Reset Value                                                 Address Length
     0       0            98h
     0       1                                                                   CFG0 = 1 CFG0 = 0
     1       0        Undefined
     1       1            5Ch                                                    11 Bits                           16 bits
                          2Eh
                                                                                 A8                                A8

                                                                                 A9                                A9

                                                                                 A10                               A10

                                                                                 Reserved                          A11

                                                                                 Reserved                          A12

                                                                                 Reserved                          A13

        SuperI/O Chip Base Address                                               Reserved                          A14

76543210        Low Byte Register                                                Reserved                          A15

                Reset                             (SBAL)         FIGURE 34. SBAH Register Bitmap
                Required                      Index 4Ah

                                    Reserved                     2.3.33 System IRQ Input 1 Configuration
                               A1                                          Register (SIRQ1), Index 4Ch
                          A2
                    A3                                           This register allows configuration of the SIRQI1 sig-
               A4                                                nal. It is initialized to x0x00000 during reset.
          A5
     A6                                                                              System IRQ Input 1
A7
                                                                 7 6 5 4 3 2 1 0 Configuration Register

FIGURE 33. SBAL Register Bitmap                                  x 0 x 0 0 0 0 0 Reset                                (SIRQ1)
                                                                                                         Required  Index 4Ch

2.3.32 SIO Base Address High Byte                                                                    SIRQI1 Mapping
         Register (SBAH), Index 4Bh
                                                                              Invert SIRQI1
This register holds the high address bits of the base                    SIRQI1 Status
address of the SuperI/O chip, i.e., the Chip. These                   Select IRQ15, SIRQI1 or DRQ3
bits are also the high address bits of the INDEX reg-
ister.                                                           FIGURE 35. SIRQ1 Register Bitmap

The address of the DATA register is the next consec-
utive address after the address of the INDEX register.

The reset value of SBAH depends on the values of
BADDR0 and BADDR1 during reset. See Table 26.

For more details about programming the Chip's base
address see Section 2.2.5 on page 38.

                                                             63                                                    www.national.com
Bits 3-0 - SIRQI1 Mapping                                        TABLE 28. SIRQ1 Interrupt Settings

    When it controls its pin, SIRQI1 can be routed onto          Bit 7  Bit 6  Selected Interrupt
    one of the following ISA interrupts: IRQ7-3,                               Connected to Pin
    IRQ12-9. See Table 27.                                         0      0
                                                                   0      1             IRQ15
    Unpredictable results when invalid values are writ-            1      0            SIRQI1
    ten. IRQ5 and IRQ12 can not always be config-                  1      1            DRQ3
    ured. For more details, refer to Section 6.                                       Reserved

    It is the software`s responsibility to route all inter-
    rupt sources onto the ISA interrupts correctly.

TABLE 27. SIRQI1 Plug and Play Interrupt Map-
                                ping

Bit 3  Bit 2  Bit 1 Bit 0 Interrupt                              2.3.34 System IRQ Input 2 Configuration
  0      0                                                                 Register (SIRQ2), Index 4Dh
  0      0    0  0 Disable
  0      0                                                       This register allows configuration of the SIRQI2 sig-
  0      0    0  1 Invalid                                       nal. See Table 30. It is initialized to 00x00000 during
  0      1                                                       reset.
  0      1
  0      1    1  0 Invalid
  0      1
  1      0    1  1 IRQ3                                                        System IRQ Input 2
  1      0
  1      0    0  0 IRQ4                                          7 6 5 4 3 2 1 0 Configuration Register
  1      0
  1      1    0  1 IRQ5                                                        Reset        (SIRQ2)
  1      1                                                                     Required  Index 4Dh
  1      1
  1      1    1  0 IRQ6

              1  1 IRQ7                                                                                        SIRQI2 Mapping

              0  0 Invalid                                                              Invert SIRQI2
                                                                                   SIRQI2 Status
              0  1 IRQ9                                                          Select MSEN1, DRATE1, CS0 or SIRQI2

              1  0 IRQ10                                                 FIGURE 36. SIRQ2 Register Bitmap

              1  1 IRQ11                                         Bits 3-0 - SIRQI2 Mapping
                                                                     When it controls its pin, SIRQI2 can be routed onto
              0  0 IRQ12                                             one of the following ISA interrupts: IRQ7-3,
                                                                     IRQ12-9 and IRQ15. See Table 29.
              0  1 Invalid                                           Unpredictable results when invalid values are writ-
                                                                     ten. IRQ5, IRQ12 and IRQ15 can not always be
              1  0 Invalid                                           configured. For more details, refer to Section 6.
                                                                     It is the software`s responsibility to route all inter-
              1  1 Invalid                                           rupt sources onto the ISA interrupts correctly.

Bit 4 - Invert SIRQI1
   This bit inverts the interrupt selected by bits 3-0.
   0 - SIRQI1 not inverted. IRQx = SIRQI1.
   1 - SIRQI1 inverted. IRQx = SIRQI1.

Bit 5 - SIRQI1 Status

    This bit is read-only. It holds the value of SIRQI1,
    when SIRQI1 controls its pin.

Bits 7, 6 - Select IRQ15, SIRQI1 or DRQ3
    Upon reset, these bits are initialized to 00.

                                                             64                          www.national.com
TABLE 29. SIRQI2 Plug and Play Interrupt Map-                    TABLE 30. Selecting MSEN1, DRATE1, CS0 or
                                ping                                                          SIRQI2

Bit 3  Bit 2  Bit 1 Bit 0 Interrupt                              Bit 0 of Bit 7 of Bit 6 of Signal that
  0      0                                                        SCF3 SIRQ2 SIRQ2 Uses the Pin
  0      0
  0      0    0  0 Disable
  0      0
  0      1    0  1 Invalid                                          0  0  0             MSEN1
  0      1
  0      1    1  0 Invalid                                          0  0  1             DRATE1
  0      1
  1      0    1  1 IRQ3                                             0  1  0               CS0
  1      0                                                                              SIRQI2
  1      0    0  0 IRQ4                                             0  1  1             DACK3
  1      0
  1      1    0  1 IRQ5                                             1  x  x
  1      1
  1      1    1  0 IRQ6                                          2.3.35 System IRQ Input 3 Configuration
  1      1                                                                 Register (SIRQ3), Index 4Eh
              1  1 IRQ7
                                                                 This register allows configuration of the SIRQI3 sig-
              0  0 Invalid                                       nal. See Table 32.

              0  1 IRQ9                                          SIRQ3 is initialized to 00x00000 during reset.

              1  0 IRQ10

              1  1 IRQ11                                                                System IRQ Input 3

              0  0 IRQ12                                         7 6 5 4 3 2 1 0 Configuration Register

              0  1 Invalid                                       0     0 0 0 0 0 Reset     (SIRQ3)
                                                                                        Index 4Eh

              1  0 Invalid                                                   Required

              1  1 IRQ15

Bit 4 - Invert SIRQI2                                                                                          SIRQI3 Mapping
    In the following, x may equal 3, 4, 5, 6, 7, 9, 10, 11,
    12 or 15, according to bits 3-0 of this register.                                   Invert SIRQI3
    0 - SIRQI2 is not inverted. IRQx = SIRQI2.                                     SIRQI3 Status
    1 - SIRQI2 is inverted. IRQx = inverted SIRQI2.                             Select DRV2, DR23, PNF or SIRQI3

Bit 5 - SIRQI2 Status                                                    FIGURE 37. SIRQ3 Register Bitmap
    This bit is read-only. It holds the value of SIRQI2,
    when SIRQI2 controls its pin.                                Bits 3-0 - SIRQI3 Mapping
                                                                     When SIRQI3 controls its pin, it can be routed onto
Bits 7,6 - Select MSEN1, DRATE1, CS0 or SIRQI2                       one of the following ISA interrupts: IRQ3-IRQ7,
    These bits are ignored when bit 0 of the SCF3 reg-               IRQ9-IRQ12 and IRQ15. See Table 31.
    ister is 1. Setting bit 0 of the SCF3 register to 1              Unpredictable results when invalid values are writ-
    gives DACK3 control of the pin it shares with                    ten. IRQ5, IRQ12 and IRQ15 can not always be
    MSEN1, DRATE1, CS0 and SIRQI2.                                   configured. For more details, refer to Section 6.
    Table 30 shows how the values of these bits con-                 It is the software`s responsibility to route all inter-
    trol which signal uses the pin they share.                       rupt sources onto the ISA interrupts correctly.

                                                             65                         www.national.com
TABLE 31. SIRQI3 Plug and Play Interrupt Map-                      Table 32 shows how the values of these bits con-
                                ping                               trol which signal uses the pin they share.

Bit 3 Bit 2 Bit 1 Bit 0 Interrupt                              TABLE 32. SelectingDRV2,DR23, PNF orSIRQI3

0  0  0  0 Disable                                             Bit 1 of Bit 7 of Bit 6 of  Signal that Uses
                                                                SCF3 SIRQ3 SIRQ3                 the Pin
0  0  0  1 Invalid
                                                                                                   DRV2
0  0  1  0 Invalid                                             0  0           0                    DR23
                                                                                                    PNF
0  0  1  1 IRQ3                                                0  0           1                   SIRQI3
                                                                                                  IRSL2
0  1  0  0 IRQ4                                                0  1           0

0  1  0  1 IRQ5                                                0  1           1

0  1  1  0 IRQ6                                                1  x           x

0  1  1  1 IRQ7                                                2.3.36 Plug-and-Play Configuration 3
                                                                         Register (PNP3), Index 4Fh
1  0  0  0 Invalid
                                                               This register allows configurable mapping of the
1  0  0  1 IRQ9                                                SCC2 DMA signals onto the ISA DMA channels, as
                                                               shown in Tables 33 and 34, for reception and trans-
1  0  1  0 IRQ10                                               mission, respectively.

1  0  1  1 IRQ11                                               When a DMA request pin, i.e., DRQ0, DRQ1, DRQ2
                                                               or DRQ3, is not configured as an FDC DMA request
1  1  0  0 IRQ12                                               signal, a parallel port DMA request signal or a SCC2
                                                               DMA request signal, it is in TRI-STATE.
1  1  0  1 Invalid
                                                               When a DMA acknowledge pin, i.e., DACK0, DACK1,
1  1  1  0 Invalid                                             DACK2 or DACK3, is not configured as an FDC DMA
                                                               acknowledge signal, a parallel port DMA acknowl-
1  1  1  1 IRQ15                                               edge signal or a SCC2 DMA acknowledge signal, it is
                                                               ignored.
Bit 4 - Invert SIRQI3
    In the following, x = 3, 4, 5, 6, 7, 9, 10, 11, 12 or                     Plug and Play Configuration
    15, according to bits 0-3 of this register.
    0 - SIRQI3 not inverted. IRQx = SIRQI3.                    76543210                                  Register 3
    1 - SIRQI3 inverted. IRQx = SIRQI3.
                                                                  0 0 0 0 0 0 Reset                          (PNP3)
Bit 5 - SIRQI3 Status                                                                          Required  Index 4Fh
    This bit is read-only. It holds the value of SIRQI3,
    when selected on the pin.                                                               SCC2 DMA
                                                                                            Plug and Play Support
Bits 7,6 - Select DRV2, DR23, PNF or SIRQI3                                                 for Reception
    When DR23 controls the pin, it is asserted when
    either drive 2 or drive 3 is accessed (except during                      SCC2 DMA Plug and Play
    logical drive exchange - see bit 3 of TDR). Its value                     Support for Transmission
    is undefined in four drive encoded mode, i.e.,
    when bit 4 of the FER register is 1.                            Reserved
    DRV2 is masked to 1, when DR23 controls the pin            Reserved
    on the pin. When DRV2, PNF or SIRQI3 control
    the pin, the pin is read via the DRV2 bit (in the FDC         FIGURE 38. PNP3 Register Bitmap
    registers).
    When PNF does not control the pin, it is masked to
    1.
    These bits are ignored when bit 1 of the SCF3 reg-
    ister is 1. Bit 1 of the SCF3 register allows selec-
    tion of IRSL2/ID0 (ID0 in PC97338 only) to control
    the pin.

                                                           66                                            www.national.com
Bits 2-0 - SCC2 Receiver Channel Selection                       TABLE 34. SCC2 Transmission Channel Selec-
    Upon reset these bits are initialized to 000. It is the                                      tion
    software's responsibility to route all DMA sources
    onto the ISA DMA channels correctly. Table 33                Bit 5 Bit 4 Bit 3  SCC2 Transmission Channel
    shows the encoding options for these bits.                                              Selection Setting

  TABLE 33. SCC2 Receiver Channel Selection                      0 0 0 Disabled. SCC2 DMA is not
                                                                                       connected to any ISA DMA
Bit 2 Bit 1 Bit 0  SCC2 Receiver Channel                                               channel, i.e., it is not connected to
                       Selection Settings                                              any of the chip's DMA pins.

0 0 0 Disabled. SCC2 DMA is not                                  0 0 1 SCC2 transmitter DMA request
                      connected to any ISA DMA                                         and acknowledge signals are
                      channel, i.e., it is not connected                               connected to DRQ0 and DACK0
                      to any of the chip's DMA pins.                                   pins.

0 0 1 SCC2 receiver DMA request and                              0 1 0 SCC2 transmitter DMA request
                      acknowledge signals are                                          and acknowledge signals are
                      connected to DRQ0 and DACK0                                      connected to DRQ1 and DACK1
                      pins.                                                            pins.

0 1 0 SCC2 receiver DMA request and                              0 1 1 SCC2 transmitter DMA request
                      acknowledge signals are                                          and acknowledge signals are
                      connected to DRQ1 and DACK1                                      connected to DRQ2 and DACK2
                      pins.                                                            pins.

0 1 1 SCC2 receiver DMA request and                              1 0 0 SCC2 transmitter DMA request
                      acknowledge signals are                                          and acknowledge signals are
                      connected to DRQ2 and DACK2                                      connected to DRQ3 and DACK3
                      pins.                                                            pins.

1 0 0 SCC2 receiver DMA request and                              1 0 1 Reserved
                      acknowledge signals are
                      connected to DRQ3 and DACK3                1 1 0 Reserved
                      pins.                                      1 1 1 Reserved

1 0 1 Reserved

1 1 0 Reserved                                                   2.3.37 SuperI/O Configuration 3 Register
                                                                           (SCF3), Index 50h
1 1 1 Reserved
                                                                 This register controls the following. Upon reset, all im-
                                                                 plemented bits are initialized to 0.

Bits 5-3 - SCC2 Transmission Channel Selection                   7 6 5 4 3 2 1 0 SuperI/O Configuration

    Upon reset these bits are initialized to 000. It is the      0  0 0 0 0 0 Reset Register 3 (SCF3)
    software's responsibility to route all DMA sources
    onto the ISA DMA channels correctly. Table 34                                   Required  Index 50h
    shows the encoding options for these bits.

                                                                                                     Select DRATE, MSEN1,
                                                                                                     CS0, SIRQI2 or DACK3
                                                                                               Select DRV2, PNF, DR23,
                                                                                               SIRQI3 or IRSL2
                                                                                         Select MTR1, IDLE or IRSL2/ID2
                                                                                     Select IRQI2, IRRX2 or IRSL0/ID0
                                                                               Reserved

                                                                          Reserved
                                                                     Reserved
                                                                 Reserved

                                                                    FIGURE 39. SCF3 Register Bitmap

                                                             67                               www.national.com
Bit 0 - Select DRATE1, MSEN1, CS0, SIRQI2 or                        Bits 1,0 - SuperI/O Chip Clock Source
DACK3                                                                   These bits define the clock source for the SuperI/O
                                                                        chip that is fed via the X1 pin.
    When the pin is assigned for DACK3, MSEN1 is                        Upon power on, these bits are read or write. Once
    masked to 1.                                                        they are written, they become read-only bits.
    0 - DRATE1, MSEN1, CS0 or SIRQI2 may use                            00 - The clock source is the on-chip clock multi-
                                                                            plier fed by 14.318 MHz.
        the pin, according to bits 7 and 6 of the SIRQ2                 01 - The clock source is the on-chip clock multi-
        register. (Default)                                                 plier fed by 24 MHz.
    1 - DACK3 may use the pin.                                          10 - The clock source is 48 MHz.
                                                                        11 - Reserved.
Bit 1 - Select DRV2, PNF, DR23, SIRQI3 or
IRSL2/ID2                                                           Bit 2 - Clock Multiplier Enable
                                                                        Bits 2 and 3 of the PCR register may affect this bit.
    DRV2 and PNF are masked to 1, when the pin is                       0 - On chip clock multiplier is disabled.
    assigned for IRSL2.                                                 1 - On chip clock multiplier is enabled.
    0 - DRV2, PNF, DR23 or SIRQI3 may use the pin,
                                                                    Bit 3 - Valid Multiplier Clock Status
        according to bits 7 and 6 of SIRQ3 register.                    Read only.
    1 - IRSL2/ID2 may use the pin (ID2 is only in                       0 - On-chip clock (clock multiplier output) is fro-
                                                                            zen.
        PC97338).                                                       1 - On-chip clock (clock multiplier output) is sta-
                                                                            ble and toggling.
Bit 2 - Select MTR1, IDLE or IRSL2/ID2
    0 - MTR1 or IDLE may use the pin, according to                  Bits 7-4 - Reserved
        bit 4 of PMC register.                                          These bits are reserved.
    1 - IRSL2/ID2 uses the pin (ID2 is only in
        PC97338).                                                   2.3.39 Manufacturing Test Register
                                                                              (MTEST), Index 52h
Bit 3 - Select IRQ12, IRRX2, IRSL0/ID0
    This bit is ignored in 11-bit address mode.                     This register controls manufacturing tests. It exist only
    0 - IRQ12 may use the pin.                                      in the PC97338 version.
    1 - IRRX2 or IRSL0/ID0 may use the pin, accord-
        ing to SCC2 extended registers (ID0 is only in
        PC97338).

Bit 7-4 - Reserved
    These bits are reserved.

2.3.38 Clock Control Register
          (CLK), Index 51h

Upon power on (when VDD is applied), all bits of this
register are initialized to 0.
This register is not reset by the MR pin.

76543210            Clock Control

0  0 0 0 0 0 Reset  Register (CLK)

          Required                                   Index 51h

                                      SuperI/O Chip
                                      Clock Source

                         Clock Multiplier Enable
                    Valid Clock Multiplier Status
                Reserved
         Reserved
    Reserved
Reserved

   FIGURE 40. CLK Register Bitmap

                                                                68  www.national.com
3.0 The Digital Floppy Disk                                 terminated disk drive input signals. The FIFO can be
    Controller (FDC)                                        enabled with the CONFIGURE command. The FIFO
                                                            can be very useful at high data rates, with systems
The Floppy Disk Controller (FDC) is suitable for all        that have a long DMA bus latency, or with multi-task-
PC-AT, EISA, PS/2, and general purpose applica-             ing systems such as the EISA or MCA bus structures.
tions. DP8473 and N82077 software compatibility is
provided. Key features include a 16-byte FIFO, PS/2         The FDC supports all the DP8473 MODE command
diagnostic register support, perpendicular recording        features as well as some additional features. These
mode, CMOS disk input and output logic, and a high          include control over the enabling of the FIFO for read
performance Digital Data Separator (DDS).                   and write operations, disabling burst mode for the
                                                            FIFO, a bit that will configure the disk interface out-
Figure 41shows a functional block diagram of the            puts as open-drain output signals, and programmabil-
FDC. The rest of this Section describes the FDC func-       ity of the DENSEL output signal.
tions, data transfer, the FDC registers, the phases of
FDC commands, the result phase status registers and         3.1.1 Microprocessor Interface
the FDC commands, in that order.
                                                            The FDC interface to the microprocessor consists of
3.1 FDC FUNCTIONS                                           the A9-3, AEN, RD, and WR signals, which access
                                                            the chip for read and write operations; the data sig-
The Chip is software compatible with the DP8473 and         nals D7-0; the address lines A2-0, which select the
82077 Floppy Disk Controllers (FDCs). Upon a pow-           appropriate register (see Table 35); the IRQ6 signal,
er-on reset, the 16-byte FIFO is disabled. Also, the        and the DMA interface signals DRQ, DACK, and TC.
disk interface output signals are configured as active      It is through this microprocessor interface that the
push-pull output signals, which are compatible with         Floppy Disk Controller (FDC) receives commands,
both CMOS input signals and open-collector resistor         transfers data, and returns status information.

          RD   Interface  Internal Control and Data Bus         Status              DRATE1,0  To Floppy Disk Interface Cable
         WR      Logic                                        Register A            DENSEL
FDC Chip                     Main Status                                            DIR
    Select     Address         Register                          Status             DR1
               Decoder           (MSR)                        Register B            DR0
        A2-0                                                                        DR23
      Reset                    16-Byte                       Digital Input          HDSEL
                                 FIFO                          Register             MTR0
        D7-0                                                     (DIR)              MTR1
                                                                             Disk   STEP
FDC DMA         DMA          PC8477B                        Digital Output   Input  WGATE
Acknowledge    Enable     Micro-Engine                         Register       and   WDATA
                Logic                                           (DOR)       Output  DSKCHG
           TC                    and                                        Logic   DRV2
                          Timing/Control                         Write              INDEX
FDC DMA                                                     Precompen-             RDATA
   Request                      Logic                                               TRK0
                                                                 sator              WP
   Interrupt                Data Rate                                               MSEN1,0
                             Selection                           Digital
                             Register     2 KB x 16               Data
                                         Micro-Code           Separator
                               (DSR)                             (DDS)
FDC Clock
                          Configuration
                              Control
                             Register
                              (CCR)

                          FIGURE 41. FDC Functional Block Diagram

                                                        69                          www.national.com
3.1.2 System Operation Modes                                3.2.2 The Data SeparatorWindow Margin Percentage

The FDC operates in PC-AT mode or PS/2 mode. The            The internal data separator is a fully digital PLL. The
active mode is determined by bit 7 of the ASC regis-        fully digital PLL synchronizes the raw data signal read
ter.                                                        from the disk drive. The synchronized signal is used
                                                            to separate the encoded clock and data pulses. The
PC-AT Mode                                                  data pulses are broken down into bytes, and then sent
                                                            to the microprocessor by the controller.
The PC-AT register set is enabled. The DMA enable           The FDC supports five data transfer rates: 250, 300,
bit in the Digital Output Register (DOR) becomes valid      500 Kbps and 1, 2 Mbps in Modified Frequency Mod-
(IRQ6 and DRQ can be put in TRI-STATE). TC and              ulation (MFM) format. In the PC97338 the FDC sup-
DENSEL become active high signals (defaults to a            ports also the FM encoded data mode.
5.25" floppy disk drive).                                   The FDC has a dynamic window margin and lock
                                                            range performance capable of handling a wide range
PS/2 Mode                                                   of floppy disk drives. In addition, the data separator
                                                            operates under a variety of conditions, including high
This mode supports the PS/2 models 50/60/80 config-         fluctuations in the motor speed of tape drives that are
uration and register set. The value of the DMA enable       compatible with floppy disk drives.
bit in the Digital Output Register (DOR) becomes un-        The dynamic window margin is the primary indicator
important (IRQ6 and DRQ signals are always valid).          of the quality and performance level of the data sepa-
TC and DENSEL become active low signals (default            rator. It indicates the toleration of the data separator
to 3.5" floppy drive).                                      for Motor Speed Variation (MSV) of the drive spindle
                                                            motor and bit jitter (or window margin).
3.2 DATA TRANSFER                                           Figure 42 shows the dynamic window margin in the
                                                            performance of the FDC at different data rates, gen-
3.2.1 Data Rates                                            erated using a FlexStar FS-540 floppy disk simulator
                                                            and a proprietary dynamic window margin test pro-
The FDC supports the standard PC data rates of 250,         gram written by National Semiconductor.
300 and 500 Kbps, as well as1 Mbps and 2 Mbps.
High performance tape and floppy disk drives that are                       250,300, 500 Kbps and 1 Mbps
currently emerging in the PC world, transfer data at
1 Mbps. Very high performance tape drives transfer                 80
data at 2 Mbps. The FDC also supports the perpen-
dicular recording mode, a new format used for some                 70
high capacity disk drives at 1 Mbps.
                                                                   60
The internal digital data separator needs no external
components. It improves the window margin perfor-                  50
mance standards of the DP8473, and is compatible
with the strict data separator requirements of floppy              40
disk drives and tape drives.
                                                                   30
The FDC contains write precompensation circuitry
that defaults to 125 nsec for 250, 300, and 500 Kbps               20
(41.67 nsec at 1 Mbps). These values can be overrid-
den in software to disable write precompensation or to             10
provide levels of precompensation up to 250 nsec.
                                                                     -14 -12-10 -8 -6 -4 -2 0 2 4 4 8 10 12 14
The FDC has internal 24 mA data bus buffers which
allow direct connection to the system bus. The inter-                    Motor Speed Variation (% of Nominal)
nal 40 mA totem-pole disk interface buffers are com-
patible with both CMOS drive input signals and 150                       Typical Performance at 500 Kbps,
resistor terminated disk drive input signals.                                       VDD = 5.0 V, 25 C

                                                                 FIGURE 42. PC87338/PC97338 Dynamic
                                                                          Window Margin Performance

                                                            The x axis measures MSV. MSV is translated directly
                                                            to the actual rate at which the data separator reads
                                                            data from the disk. In other words, a faster than nom-
                                                            inal motor results in a higher data rate.

                                                        70                            www.national.com
The dynamic window margin performance curve also                           Read Gate = 0
indicates how much bit jitter (or window margin) can
be tolerated by the data separator. This parameter is                                    PLL idle    Operation
shown on the y-axis of the graph. Bit jitter is caused                                    locked     Completed
by the magnetic interaction of adjacent data pulses on                                   to clock.
the disk, which effectively shifts the bits away from
their nominal positions in the middle of the bit window.         Read Gate = 1
Window margin is commonly measured as a percent-
age. This percentage indicates how far a data bit can                           PLL      3 Address       Read ID
be shifted early or late with respect to its nominal bit                     locking     Marks            field or
position, and still be read correctly by the data sepa-                      to data,    Not Found      data field.
rator. If the data separator cannot correctly decode a                     wait 6 bits.
shifted bit, then the data is misread and a CRC error                                    Bit is Not            3 Address
results.                                                         Not                     Preamble                   Marks
                                                                 6th Bit                                            Found
The dynamic window margin performance curve sup-
plies two pieces of information:                                         Wait for                     Check for
                                                                                                      3 address
The maximum range of MSV (also called "lock                              1st bit                   mark bytes.

    range") that the data separator can handle with no                   that is not a                           Not 3rd
    read errors.                                                                                         Address Mark
                                                                         preamble
The maximum percentage of window margin (or
                                                                 Bit is    bit.
    bit jitter) that the data separator can handle with no
    read errors.                                                 Preamble

Thus, the area under the dynamic window margin                   FIGURE 43. Read Algorithm State Diagram
curves in Figure 42 is the range of MSV and bit jitter
that the FDC can handle with no read errors. The in-             3.2.3 Perpendicular Recording Mode
ternal digital data separator of the FDC performs                          Support
much better than comparable digital data separator
designs, and does not require any external compo-                The FDC is fully compatible with perpendicular re-
nents.                                                           cording mode disk drives at all data transfer rates.
                                                                 These perpendicular drives are also called 4 Mbyte
The controller maximizes the internal digital data sep-          (unformatted) or 2.88 Mbyte (formatted) drives. This
arator by implementing a read algorithm that enhanc-             refers to their maximum storage capacity.
es the lock characteristics of the fully digital Phase-
Locked Loop (PLL). The algorithm minimizes the ef-               Perpendicular recording orients the magnetic flux
fect of bad data on the synchronization between the              changes (which represent bits) vertically on the disk
PLL and the data.                                                surface, allowing for a higher recording density than
                                                                 conventional longitudinal recording methods. This in-
It does this by forcing the fully digital PLL to re-lock to      creased recording density increases data rate by up
the clock reference frequency any time the data sep-             to 1 Mbps, thereby doubling the storage capacity. In
arator attempts to lock to a non-preamble pattern.               addition, the perpendicular 2.88 MB drive is read/write
See the state diagram of this read algorithm in Figure           compatible with 1.44 MB and 720 KB diskettes (500
43.                                                              Kbps and 250 Kbps respectively).

                                                                 The 2.88 MB drive has unique format and write data
                                                                 timing requirements due to its read/write head and
                                                                 pre-erase head design. This is illustrated in Figure 44.

                                                             71                                      www.national.com
Read/             200 mm              Pre-                     the normal manner. The perpendicular mode of the
Write     (38 bytes @ 1 Mbps)         Erase                    FDC will work at all data rates, adjusting the format
Head                                  Head                     and write data parameters accordingly. See "The
                                                               PERPENDICULAR MODE Command" on page 104
End of    Intersector  =  41  x  4Eh  Data Field               for more details.
ID Field     Gap 2                    Preamble
                                                               3.2.4 Data Rate Selection
  FIGURE 44. Perpendicular Recording Drive
        Read/Write Head and Pre-Erase Head                     The FDC sets the data rate in two ways. For PC com-
                                                               patible software, the Configuration Control Register
Unlike conventional disk drives which have only a              (CCR) at address 3F7h programs the data rate for the
read/write head, the 2.88 MB drive has both a pre-             FDC. The lower bits D1 and D0 in the CCR set the
erase head and read/write head. With conventional              data rate. The other bits should be set to zero. See
disk drives, the read/write head, itself, can rewrite the      Table 40 on page 82 to see how to encode the de-
disk without problems. 2.88 MB drives need a pre-              sired data rate.
erase head to erase the magnetic flux on the disk sur-
face before the read/write head can write to the disk          The lower two bits of the Data rate Select Register
surface. The pre-erase head is activated during disk           (DSR) at address 4 can also set the data rate. These
write operations only, i.e. FORMAT and WRITE                   bits are encoded like the corresponding bits in the
DATA commands.                                                 CCR. The remainder of the bits in the DSR have other
                                                               functions. See the description of the DSR in Section
In 2.88 MB drives, the pre-erase head leads the                3.3.7 on page 82 for more details.
read/write head by 200 m, which translates to 38
bytes at 1 Mbps (19 bytes at 500 Kbps).                        The data rate is determined by the last value written
                                                               to either the CCR or the DSR. Either the CCR or the
For both conventional and perpendicular drives,                DSR can override the data rate selection of the other
WGATE is asserted with respect to the position of the          register. When the data rate is selected, the micro-en-
read/write head. With conventional drives, this means          gine and data separator clocks are scaled appropri-
that WGATE is asserted when the read/write head is             ately. Also, the DRATE0 and DRATE1 output signals
located at the beginning of the preamble to the data           will reflect the state of the data selection bits that were
field.                                                         last written to either the CCR or the DSR.

With 2.88 MB drives, since the preamble must be                3.2.5 Write Precompensation
erased before it is rewritten, WGATE should be as-
serted when the pre-erase head is located at the be-           Write precompensation is a way of preconditioning
ginning of the preamble to the data field. This means          the WDATA output signal to adjust for the effects of bit
that WGATE should be asserted when the read/write              shift on the data as it is written to the disk surface.
head is at least 38 bytes (at 1 Mbps) before the pre-          Data that is subject to bit shift is much harder to read
amble. Tables 49 and 50 on page 104 show how the               by a data separator, and can cause soft read errors.
perpendicular format affects gap 2 and, consequent-
ly, WGATE timing, for different data rates.                    Bit shift is caused by the magnetic interaction of data
                                                               bits as they are written to the disk surface. It shifts
Because of the 38-byte spacing between the                     these data bits away from their nominal position in the
read/write head and the pre-erase head at 1 Mbps,              serial MFM (MFM or FM in the PC98338) data pattern.
the gap 2 length of 22 bytes used in the standard IBM
disk format is not long enough. The format standard            Write precompensation predicts where bit shift could
for 2.88 MB drives at 1 Mbps called the Perpendicular          occur within a data pattern. It then shifts the individual
Format, increases the length of gap 2 to 41 bytes. See         data bits early, late, or not at all so that when they are
Figure 58 on page 99.                                          written to the disk, the shifted data bits will be back in
                                                               their nominal position.
The PERPENDICULAR MODE command puts the
Floppy Disk Controller (FDC) into perpendicular re-            The FDC supports software programmable write pre-
cording mode, which allows it to read and write per-           compensation. Upon power up, the default write pre-
pendicular media. Once this command is invoked, the            compensation values shown in Table 42 on page 82,
read, write and format commands can be executed in             will be used. In addition, the default starting track
                                                               number for write precompensation is track zero

                                                               You can use the DSR to change the write precompen-
                                                               sation using any of the values in Table 41 on page 82.
                                                               Also, the starting track number for write precompen-
                                                               sation can be changed with the CONFIGURE com-
                                                               mand.

                                                           72  www.national.com
3.2.6 FDC Low-Power Mode Logic                                    Power up is triggered by a software reset via the DOR
                                                                  or DSR. Since a software reset requires initialization
The FDC of the Chip supports two low-power modes,                 of the controller, this method might be undesirable.
manual and automatic. Other low-power modes (also
referred to as power down) of the Chip are described              Power up is also triggered by a read or write to either
in Section 7.1.                                                   the Data Register (FIFO) or Main Status Register
                                                                  (MSR). This is the preferred way to power up since all
In low-power mode, the microcode is driven from the               internal register values are retained. It may take a few
clock, so it will be disabled while the clock is off. If bit      milliseconds for the clock to stabilize, and the micro-
1 of the Power and Test configuration Register (PTR)              processor will be prevented from issuing commands
is 1, the FDC clock is disabled upon entering this                during this time through the normal MSR protocol.
mode. Upon entering the power-down state, bit 7, the              That means that bit 7, the Request for Master (RQM)
RQM (Request For Master) bit, in the Main Status                  bit, in the MSR will be a 0 until the clock has stabilized.
Register (MSR) of the FDC will be cleared to 0.                   When the controller has completely stabilized after
                                                                  power up, the RQM bit in the MSR is set to 1 and the
For details concerning entering and exiting low-power             controller can continue where it left off.
mode by setting bit 6 of the Data rate Select Register
(DSR) or by executing the LOW PWR option of the                   3.2.7 Reset
FDC MODE command, see "Recovery from Low-
Power Mode" later in this section, the "Data Rate Se-             The FDC can be reset by hardware or software. A
lect Register (DSR), Offset 100" on page 82 and Sec-              hardware reset consists of pulsing the Master Reset
tion "The MODE Command" on page 101.                              (MR) input signal. A hardware reset sets all of the
                                                                  user addressable registers and internal registers to
The Data rate Select Register (DSR), Digital Output               their default values. The SPECIFY command values
Register (DOR), and the Configuration Control Regis-              are unaffected by reset, so they must be initialized
ter (CCR) are unaffected and remain active in power-              again.
down mode. Therefore, you should make sure that
the motor and drive select signals are turned off.                The major default conditions affected by reset are:

If the power to an external clock driving the Chip will            FIFO disabled
be independently removed while the FDC is in power-
down mode, it must not be done until 2 msec after the             DMA disabled
LOW PWR option of the FDC MODE command is is-
sued.                                                             Implied seeks disabled

Manual Low-Power Mode                                              Drive polling enabled

Manual low power is enabled by writing a 1 to bit 6 of            A software reset can be triggered by bit 2 of the Digital
the DSR. The chip will power down immediately. This               Output Register (DOR) or bit 7 of the Data rate Select
bit will be cleared to 0 after power up.                          Register (DSR). Bit 7 of DSR clears itself, while bit 2
                                                                  of DOR does not clear itself.
Manual low power can also be triggered by the MODE
command. Manual low power mode functions as a                     If the LOCK bit in the LOCK command was set to 1
logical OR function between the DSR low power bit                 before the software reset, the FIFO, THRESH, and
and the LOW PWR option of the MODE command.                       PRETRK parameters in the CONFIGURE command
                                                                  will be retained. In addition, the FWR, FRD, and BST
Automatic Low-Power Mode                                          parameters in the MODE command will be retained if
                                                                  LOCK is set to 1. This function eliminates the need for
Automatic low power mode switches the controller                  total initialization of the controller after a software re-
into low power 500 msec (at the 500 Kbps MFM data                 set.
rate) after it has entered the Idle state. Once automat-
ic low-power mode is set, it does not have to be set              After a hardware (assuming the FDC is enabled in the
again, and the controller automatically goes into low             FER) or software reset, the Main Status Register
power mode after entering the Idle state.                         (MSR) is immediately available for read access by the
                                                                  microprocessor. It will return a 00h value until all the
Automatic low-power mode can only be set with the                 internal registers have been updated and the data
LOW PWR option of the MODE command.                               separator is stabilized.

Recovery from Low-Power Mode                                      When the controller is ready to receive a command
                                                                  byte, the MSR returns a value of 80h (Request for
There are two ways the FDC section can recover from               Master (RQM, bit 7) bit is set). The MSR is guaran-
the power-down state.                                             teed to return the 80h value within 2.5 sec after a
                                                                  hardware or software reset. All other user address-
                                                                  able registers other than the Main Status Register
                                                                  (MSR) and Data Register (FIFO) can be accessed at
                                                                  any time, even during software reset.

                                                              73  www.national.com
3.3 THE REGISTERS OF THE FDC                                    3.3.1 FDC Register Bitmaps

Legacy Mode                                                     76543210                                     Status Register

In Legacy mode, the FDC registers are mapped to the             0   0     0         0 Reset                                A (SRA)
offset address shown in Table 35, with the base ad-                                                                     Offset 000
dress range provided by the on-chip address decod-
er. For PC-AT or PS/2 applications, the primary                                     Required
address range of the diskette controller is 3F0 to
3F7h, and the secondary address range is 370 to                                                        Head Direction
377h.                                                                                             WP
                                                                                             INDEX
     TABLE 35. The FDC Registers and Their                                              Head Select
                            Addresses
                                                                                   TRK0
                               Offset                                        Step
                                             R/W                        DRV2
                                                                   IRQ6 Pending
                            A2 A1 A0
Symbol  Description

SRA Status Register A       000 R                               76543210                                     Status Register

SRB Status Register B       001 R                               1 1 0 0 0 1 1 1 Reset                                      B (SRB)
                                                                                                                        Offset 001

DOR Digital Output Register 0 1 0 R/W                           11                  Required

TDR Tape Drive Register 0 1 1 R/W                                                                      MTR0
                                                                                                  MTR1
MSR Main Status Register 1 0 0 R                                                             WGATE
                                                                                        RDATA
DSR Data Rate Select        100 W
          Register                                                                 WDATA
                                                                             DR0
FIFO Data Register (FIFO) 1 0 1 R/W                                     Reserved
                                                                   Reserved
- (Bus in TRI-STATE) 1 1 0 X

DIR Digital Input Register 1 1 1 R

CCR CCR Configuration       111 W                               76543210                                     Digital Output
          Control Register
                                                                0 0 0 0 0 0 0 0 Reset                        Register (DOR)
                                                                                                                    Offset 010

                                                                                    Required

The FDC supports two system operation modes:                                                              Drive Select
PC-AT mode and PS/2 mode (micro-channel sys-
tems). Section 3.1.2 on page 70 describes each mode                                          Reset Controller
and "Bit 7 - System Operation Mode" on page 53 de-                                      DMAEN
scribes how each is enabled.                                                       Motor Enable 0
                                                                             Motor Enable 1
Unless specifically indicated otherwise, all fields in all              Motor Enable 2
registers are valid in both modes.                                 Motor Enable 3

Plug and Play Mode                                              76543210                                                Tape Drive

In Plug and Play mode, the FDC has plug and play                       1           0 0 Reset Register (TDR)
support, as follows:                                                                                                    Offset 011

The FDC interrupt can be routed on one of the fol-                                Required

    lowing ISA interrupts: IRQ3-IRQ7, IRQ9-IRQ12                                    Tape Drive Select1,0
    and IRQ15 (see PNP2 register).
                                                                                   Logical Drive Control 1,0
The FDC DMA signals can be routed to one of
                                                                                   Enhanced TDR Drive Mode Only
    three 8-bit ISA DMA channels (see PNP2 regis-
    ter); and its base address is software configurable                   Reserved
    (see FBAL and FBAH registers).
                                                                       Valid Data  Automatic Media Sense
Upon reset, the DMA of the FDC is routed to the                                  and Enhanced TDR Drive
                                                                    High Density
    DRQ2 and DACK2 pins.
                                                                   Extra Density   Modes Only

                                                            74                                               www.national.com
                                                                             7 6 5 4 3 2 1 0 Configuration Control

76543210                                                                     0 0 0 0 0 0 1 0 Reset  Register (CCR)
                                                                                                          Offset 111
                                                  Main Status
                                                                                       Required
0 0 0 0 0 0 0 0 Reset Register (MSR)
                                                             Offset 100

          Required                                                                        DRATE0
                                                                                      DRATE1

                                    Drive 0 Busy                                      Reserved
                               Drive 1 Busy
                           Drive 2 Busy
                     Drive 3 Busy
                Command in Progress
          Non-DMA Execution
     Data I/O Direction
RQM

76543210                Data Rate Select                                     3.3.2 Status Register A (SRA),
                                                                                       Offset 000
0 0 0 0 0 0 1 0 Reset   Register (DSR)
                              Offset 100                                     Status Register A (SRA) monitors the state of the
                                                                             IRQ6 signal and some of the disk interface signals.
          Required                                                           SRA is a read-only register that is valid only in PS/2
                                                                             mode.
            DRATE0
        DRATE1                                                               SRA can be read at any time while PS/2 mode is ac-
                                                                             tive. In PC-AT mode, all bits are in TRI-STATE during
                            Precompensation Delay Select                     a microprocessor read.

          Undefined                                                          76543210               Status Register
     Low Power
Software Reset                                                                                                                         A (SRA)
                                                                                                                                    Offset 000
                                                                             0  0  0  0 Reset

                                                                                       Required

76543210                Data Register

          Reset                                        (FIFO)                                                       Head Direction
                                                  Offset 101                                                   WP
                                                                                                          INDEX
          Required                                                                                   Head Select

                                                                                                TRK0
                                                                                          Step
                                                                                     DRV2
                                                                                IRQ6 Pending

                  Data

76543210                                          Digital Input                       FIGURE 45. SRA Register Bitmap

1 111   1 Reset         Register (DIR)                                       Bit 0 - Head Direction
                             Offset 111                                          This bit indicates the direction of the head of the
                                                                                 Floppy Disk Drive (FDD). Its value is the inverse of
          Required                                                               the value of the DIR interface output signal.
                                                                                 0 - DIR is not active, i.e., the head of the FDD
          High Density                            PS/2 Mode                          steps outward. (Default)
                                                  Only                           1 - DIR is active, i.e., the head of the FDD steps
            DRATE0 Status                                                            inward.
        DRATE1 Status
                                                                             Bit 1 - Write Protect (WP)
        Reserved                                                                 This bit indicates whether or not the selected Flop-
                                                                                 py Disk Drive (FDD) is write protected. Its value re-
DSKCHG                                                                           flects the status of the WP disk interface input
                                                                                 signal.

                                                                         75                         www.national.com
    0 - WP is active, i.e., the FDD in the selected             Bit 7 - IRQ6 Pending
        drive is write protected.                                   This bit signals the completion of the execution
                                                                    phase of certain FDC commands. Its value reflects
    1 - WP is not active, i.e., the FDD in the selected             the status of the IRQ6 pin.
        drive is not write protected.                               0 - IRQ6 is not active.
                                                                    1 - IRQ6 is active, i.e., the FDD has completed
Bit 2 - Beginning of Track (INDEX)                                      execution of certain FDC commands.
    This bit indicates the beginning of a track. Its value
    reflects the status of the INDEX disk interface in-         3.3.3 Status Register B (SRB),
    put signal.                                                           Offset 001
    0 - INDEX is active, i.e., it is the beginning of a
        track.                                                  Status Register B (SRB) is a read-only diagnostic reg-
    1 - INDEX is not active, i.e., it is not the beginning      ister that is valid only in PS/2 mode.
        of a track.
                                                                SRB can be read at any time while PS/2 mode is ac-
Bit 3 - Head Select                                             tive. In PC-AT mode, all bits are in TRI-STATE during
    This bit indicates which side of the Floppy Disk            a microprocessor read.
    Drive (FDD) is selected by the head. Its value is
    the inverse of the HDSEL disk interface output sig-         76543210                                  Status Register
    nal.
    0 - HDSEL is not active, i.e., the head of the FDD          1 1 0 0 0 1 1 1 Reset                        B (SRB)
        selects side 0. (Default)                                                                         Offset 001
    1 - HDSEL is active, i.e., the head of the FDD se-
        lects side 1.                                           11        Required

Bit 4 - At Track 0 (TRK0)                                                                           MTR0
    This bit indicates whether or not the head of the                                          MTR1
    Floppy Disk Drive (FDD) is at track 0. Its value re-                                  WGATE
    flects the status of the TRK0 disk interface input                               RDATA
    signal.
    0 - TRK0 is active, i.e., the head of the FDD is at                         WDATA
        track 0.                                                          Drive Select 0 Status
    1 - TRK0 is not active, i.e., the head of the FDD is             Reserved
        not at track 0.                                         Reserved

Bit 5 - Step                                                             FIGURE 46. SRB Register Bitmap
    This bit indicates whether or not the head of the
    Floppy Disk Drive (FDD) should move during a                Bit 0 - Motor 0 Status (MTR0)
    seek operation. Its value is the inverse of the                 This bit indicates whether motor 0 is on or off. It re-
    STEP disk interface output signal.                              flects the status of the MTR0 disk interface output
    0 - STEP is not active, i.e., the head of the FDD               signal.
        moves. (Default)                                            This bit is cleared to 0 by a hardware reset and un-
    1 - STEP is active (low), i.e., the head of the FDD             affected by a software reset.
        does not move.                                              0 - MTR0 is not active. Motor 0 is off.
                                             &n