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OR2T26A-5M240

器件型号:OR2T26A-5M240
厂商名称:ETC
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器件描述

Field-Programmable Gate Arrays

OR2T26A-5M240器件文档内容

Data Sheet
June 1999

                                                                                         ORCA Series 2
                                                                 Field-Programmable Gate Arrays

Features                                                         s Innovative, abundant, and hierarchical nibble-
                                                                    oriented routing resources that allow automatic use of
s High-performance, cost-effective, low-power                       internal gates for all device densities without sacrificing
   0.35 m CMOS technology (OR2CxxA), 0.3 m CMOS                   performance
   technology (OR2TxxA), and 0.25 m CMOS technology
   (OR2TxxB), (four-input look-up table (LUT) delay less         s Upward bit stream compatible with the ORCA ATT2Cxx/
   than 1.0 ns with -8 speed grade)                                 ATT2Txx series of devices

s High density (up to 43,200 usable, logic-only gates; or        s Pinout-compatible with new ORCA Series 3 FPGAs
   99,400 gates including RAM)                                   s TTL or CMOS input levels programmable per pin for the

s Up to 480 user I/Os (OR2TxxA and OR2TxxB I/Os are                 OR2CxxA (5 V) devices
   5 V tolerant to allow interconnection to both 3.3 V and       s Individually programmable drive capability:
   5 V devices, selectable on a per-pin basis)
                                                                    12 mA sink/6 mA source or 6 mA sink/3 mA source
s Four 16-bit look-up tables and four latches/flip-flops per     s Built-in boundary scan (IEEE*1149.1 JTAG) and
   PFU, nibble-oriented for implementing 4-, 8-, 16-, and/or
   32-bit (or wider) bus structures                                 3-state all I/O pins, (TS_ALL) testability functions
                                                                 s Multiple configuration options, including simple, low pin-
s Eight 3-state buffers per PFU for on-chip bus structures
s Fast, on-chip user SRAM has features to simplify RAM              count serial ROMs, and peripheral or JTAG modes for in-
                                                                    system programming (ISP)
   design and increase RAM speed:                                s Full PCI bus compliance for all devices
   -- Asynchronous single port: 64 bits/PFU                      s Supported by industry-standard CAE tools for design
   -- Synchronous single port: 64 bits/PFU                          entry, synthesis, and simulation with ORCA Foundry
   -- Synchronous dual port: 32 bits/PFU                            Development System support (for back-end implementa-
s Improved ability to combine PFUs to create larger RAM             tion)
   structures using write-port enable and 3-state buffers        s New, added features (OR2TxxB) have:
s Fast, dense multipliers can be created with the multiplier        -- More I/O per package than the OR2TxxA family
   mode (4 x 1 multiplier/PFU):                                     -- No dedicated 5 V supply (VDD5)
   -- 8 x 8 multiplier requires only 16 PFUs                        -- Faster configuration speed (40 MHz)
   -- 30% increase in speed                                         -- Pin selectable I/O clamping diodes provide 5V or 3.3V
s Flip-flop/latch options to allow programmable priority of
   synchronous set/reset vs. clock enable                               PCI compliance and 5V tolerance
s Enhanced cascadable nibble-wide data path                         -- Full PCI bus compliance in both 5V and 3.3V PCI sys-
   capabilities for adders, subtractors, counters, multipliers,
   and comparators including internal fast-carry operation              tems

Table 1. ORCA Series 2 FPGAs                                     * IEEE is a registered trademark of The Institute of Electrical and
                                                                    Electronics Engineers, Inc.

                Device        Usable     # LUTs Registers                    Max User  User  Array Size
                              Gates*                                         RAM Bits  I/Os
       OR2C04A/OR2T04A                                           400   400                     10 x 10
       OR2C06A/OR2T06A   4,800--11,000                           576   576     6,400   160     12 x 12
       OR2C08A/OR2T08A   6,900--15,900                           784   724     9,216   192     14 x 14
       OR2C10A/OR2T10A   9,400--21,600                           1024  1024    12,544  224     16 x 16
       OR2C12A/OR2T12A   12,300--28,300                          1296  1296    16,384  256     18 x 18
OR2C15A/OR2T15A/OR2T15B  15,600--35,800                          1600  1600    20,736  288     20 x 20
       OR2C26A/OR2T26A   19,200--44,200                          2304  2304    25,600  320     24 x 24
OR2C40A/OR2T40A/OR2T40B  27,600--63,600                          3600  3600    36,864  384     30 x 30
                         43,200--99,400                                        57,600  480

* The first number in the usable gates column assumes 48 gates per PFU (12 gates per four-input LUT/FF pair) for logic-only designs. The
   second number assumes 30% of a design is RAM. PFUs used as RAM are counted at four gates per bit, with each PFU capable of
   implementing a 16 x 4 RAM (or 256 gates) per PFU.
ORCA Series 2 FPGAs                                                                 Data Sheet
                                                                                     June 1999

                     Table of Contents

Contents             Page Contents                                                  Page

Features ...................................................................... 1      Boundary-Scan Instructions...................................55
Description................................................................... 3       ORCA Boundary-Scan Circuitry ............................56
ORCA Foundry Development System Overview......... 5                                 ORCA Timing Characteristics....................................60
Architecture ................................................................. 5    Estimating Power Dissipation ....................................61
Programmable Logic Cells .......................................... 5                  OR2CxxA ............................................................... 61
                                                                                       OR2TxxA ...............................................................63
   Programmable Function Unit ................................... 5                    OR2T15B and OR2T40B.......................................65
   Look-Up Table Operating Modes ............................ 7                     Pin Information ..........................................................66
   Latches/Flip-Flops ................................................. 15             Pin Descriptions.....................................................66
   PLC Routing Resources ........................................ 17                   Package Compatibility ...........................................68
   PLC Architectural Description................................ 22                    Compatibility with Series 3 FPGAs ........................70
Programmable Input/Output Cells ............................. 25                    Package Thermal Characteristics............................126
   Inputs ..................................................................... 25     QJA ......................................................................126
   Outputs .................................................................. 26       yJC ....................................................................... 126
   5 V Tolerant I/O (OR2TxxB) .................................. 27                    QJC...................................................................... 126
   PCI Compliant I/O.................................................. 27              QJB ...................................................................... 126
   PIC Routing Resources ......................................... 28               Package Coplanarity ...............................................127
   PIC Architectural Description................................. 29                Package Parasitics ..................................................127
   PLC-PIC Routing Resources ................................. 30                   Absolute Maximum Ratings .....................................129
Interquad Routing ...................................................... 32         Recommended Operating Conditions......................129
   Subquad Routing (OR2C40A/OR2T40A Only)...... 34                                  Electrical Characteristics .........................................130
   PIC Interquad (MID) Routing ................................. 36                 Timing Characteristics .............................................132
Programmable Corner Cells ...................................... 37                    Series 2................................................................160
   Programmable Routing.......................................... 37                Measurement Conditions.........................................169
   Special-Purpose Functions.................................... 37                 Output Buffer Characteristics...................................170
Clock Distribution Network ........................................ 37                 OR2CxxA ............................................................. 170
   Primary Clock ........................................................ 37           OR2TxxA .............................................................171
   Secondary Clock ................................................... 38              OR2TxxB .............................................................172
   Selecting Clock Input Pins ..................................... 39              Package Outline Drawings ......................................173
FPGA States of Operation......................................... 40                   Terms and Definitions ..........................................173
   Initialization............................................................ 40       84-Pin PLCC........................................................174
   Configuration ......................................................... 41          100-Pin TQFP......................................................175
   Start-Up ................................................................. 42       144-Pin TQFP......................................................176
   Reconfiguration ..................................................... 42            160-Pin QFP ........................................................177
   Partial Reconfiguration .......................................... 43               208-Pin SQFP......................................................178
   Other Configuration Options .................................. 43                   208-Pin SQFP2....................................................179
Configuration Data Format ........................................ 43                  240-Pin SQFP......................................................180
   Using ORCA Foundry to Generate                                                      240-Pin SQFP2....................................................181
                                                                                       256-Pin PBGA .....................................................182
     Configuration RAM Data..................................... 44                    304-Pin SQFP......................................................183
   Configuration Data Frame ..................................... 44                   304-Pin SQFP2....................................................184
Bit Stream Error Checking......................................... 47                  352-Pin PBGA .....................................................185
FPGA Configuration Modes....................................... 47                     432-Pin EBGA .....................................................186
   Master Parallel Mode............................................. 47             Ordering Information................................................187
   Master Serial Mode ............................................... 48            Index ........................................................................189
   Asynchronous Peripheral Mode ............................ 49
   Synchronous Peripheral Mode .............................. 49
   Slave Serial Mode ................................................. 50
   Slave Parallel Mode............................................... 50
   Daisy Chain ........................................................... 51
Special Function Blocks ............................................ 52
   Single Function Blocks .......................................... 52
   Boundary Scan ...................................................... 54

2                                                                                   Lucent Technologies Inc.
Data Sheet                                                                   ORCA Series 2 FPGAs
June 1999

Description                                              mable input/output cells (PICs). An array of PLCs is
                                                         surrounded by PICs as shown in Figure 1. Each PLC
The ORCA Series 2 series of SRAM-based FPGAs are         contains a programmable function unit (PFU). The
an enhanced version of the ATT2C/2T architecture.        PLCs and PICs also contain routing resources and
The latest ORCA series includes patented architectural   configuration RAM. All logic is done in the PFU. Each
enhancements that make functions faster and easier to    PFU contains four 16-bit look-up tables (LUTs) and four
design while conserving the use of PLCs and routing      latches/flip-flops (FFs).
resources.
                                                         The PLC architecture provides a balanced mix of logic
The Series 2 devices can be used as drop-in replace-     and routing that allows a higher utilized gate/PFU than
ments for the ATT2Cxx/ATT2Txx series, respectively,      alternative architectures. The routing resources carry
and they are also bit stream compatible with each        logic signals between PFUs and I/O pads. The routing
other. The usable gate counts associated with each       in the PLC is symmetrical about the horizontal and ver-
series are provided in Table 1. Both series are offered  tical axes. This improves routability by allowing a bus of
in a variety of packages, speed grades, and tempera-     signals to be routed into the PLC from any direction.
ture ranges.
                                                         Some examples of the resources required and the per-
The ORCA series FPGA consists of two basic ele-          formance that can be achieved using these devices are
ments: programmable logic cells (PLCs) and program-      represented in Table 2.

Table 2. ORCA Series 2 System Performance

         Function                   #  -2A   -3A         -4A   Speed Grade   -7A    -7B    -8B    Unit
                                 PFUs  51.0  66.7        87.0   -5A -6A      144.9  131.6  149.3  MHz
                                                               104.2 129.9
16-bit loadable up/down          4     51.0  66.7

counter                                14.2  19.3
                                       41.5  55.6
16-bit accumulator               4     50.5  69.0        87.0 104.2 129.9 144.9 131.6 149.3 MHz

8 x 8 parallel multiplier:             21.8  28.6

-- Multiplier mode, unpipelined1 22    38.2  52.6        25.1  31.0   36.0   40.3   37.7   44.8   MHz
                                       38.2  52.6        71.9  87.7   107.5  122.0  103.1  120.5  MHz
-- ROM mode, unpipelined2        9     13.9  11.0        82.0  103.1  125.0  142.9  123.5  142.9  MHz
                                       12.3  9.5
-- Multiplier mode, pipelined3   44

32 x 16 RAM:

-- Single port (read and write/  9                       36.2 53.8 53.8 62.5 57.5 69.4 MHz

cycle)4

-- Single port5                  9                       69.0 92.6 92.6 96.2 97.7 112.4 MHz

-- Dual port6                    16                      83.3 92.6 92.6 96.2 97.7 112.4 MHz

36-bit parity check (internal)   4                       9.1   7.4    5.6    5.2    6.1    5.1    ns

32-bit address decode            3.25                    7.5   6.1    4.6    4.3    4.8    4.0    ns

(internal)

1. Implemented using 4 x 1 multiplier mode (unpipelined), register-to-register, two 8-bit inputs, one 16-bit output.
2. Implemented using two 16 x 12 ROMs and one 12-bit adder, one 8-bit input, one fixed operand, one 16-bit output.
3. Implemented using 4 x 1 multiplier mode (fully pipelined), two 8-bit inputs, one 16-bit output (28 of 44 PFUs contain only pipelining registers).
4. Implemented using 16 x 4 synchronous single-port RAM mode allowing both read and write per clock cycle, including write/read address

    multiplexer.
5. Implemented using 16 x 4 synchronous single-port RAM mode allowing either read or write per clock cycle, including write/read address mul-

    tiplexer.
6. Implemented using 16 x 2 synchronous dual-port RAM mode.
7. OR2TxxB available only in -7 and -8 speeds only.
8. Speed grades of -5, -6, and -7 are for OR2TxxA devices only.

Lucent Technologies Inc.                                                                          3
ORCA Series 2 FPGAs                                                                                                                              Data Sheet
                                                                                                                                                  June 1999

Description (continued)

The FPGA's functionality is determined by internal configuration RAM. The FPGA's internal initialization/configura-
tion circuitry loads the configuration data at powerup or under system control. The RAM is loaded by using one of
several configuration modes. The configuration data resides externally in an EEPROM, EPROM, or ROM on the
circuit board, or any other storage media. Serial ROMs provide a simple, low pin count method for configuring
FPGAs, while the peripheral and JTAG configuration modes allow for easy, in-system programming (ISP).

                                                                                          PT1 PT2 PT3 PT4 PT5 PT6 PT7 PT8 PT9 TMID PT10 PT11 PT12 PT13 PT14 PT15 PT16 PT17 PT18

   PL18 PL17 PL16 PL15 PL14 PL13 PL12 PL11 PL10 LMID PL9 PL8 PL7 PL6 PL5 PL4 PL3 PL2 PL1  R1C1 R1C2 R1C3 R1C4 R1C5 R1C6 R1C7 R1C8 R1C9           R1C10 R1C11 R1C12 R1C13 R1C14 R1C15 R1C16 R1C17 R1C18           PR1 PR2 PR3 PR4 PR5 PR6 PR7 PR8 PR9 PR10 RMID PR11 PR12 PR13 PR14 PR15 PR16 PR17 PR18

                                                                                          R2C1 R2C2 R2C3 R2C4 R2C5 R2C6 R2C7 R2C8 R2C9 vIQ R2C10 R2C11 R2C12 R2C13 R2C14 R2C15 R2C16 R2C17 R2C18

                                                                                          R3C1 R3C2 R3C3 R3C4 R3C5 R3C6 R3C7 R3C8 R3C9           R3C10 R3C11 R3C12 R3C13 R3C14 R3C15 R13C16 R3C17 R3C18

                                                                                          R4C1 R4C2 R4C3 R4C4 R4C5 R4C6 R4C7 R4C8 R4C9           R4C10 R4C11 R4C12 R4C13 R4C14 R4C15 R4C16 R4C17 R4C18

                                                                                          R5C1 R5C2 R5C3 R5C4 R5C5 R5C6 R5C7 R5C8 R5C9           R5C10 R5C11 R5C12 R5C13 R5C14 R5C15 R5C16 R5C17 R5C18

                                                                                          R6C1 R6C2 R6C3 R6C4 R6C5 R6C6 R6C7 R6C8 R6C9           R6C10 R6C11 R6C12 R6C13 R6C14 R6C15 R6C16 R6C17 R6C18

                                                                                          R7C1 R7C2 R7C3 R7C4 R7C5 R7C6 R7C7 R7C8 R7C9           R7C10 R7C11 R7C12 R7C13 R7C14 R7C15 R7C16 R7C17 R7C18

                                                                                          R8C1 R8C2 R8C3 R8C4 R8C5 R8C6 R8C7 R8C8 R8C9           R8C10 R8C11 R8C12 R8C13 R8C14 R8C15 R8C16 R8C17 R8C18

                                                                                           R9C1 R9C2 R9C3 R9C4 R9C5 R9C6 R9C7 R9C8 R9C9          R9C10 R9C11 R9C12 R9C13 R9C14 R9C15 R9C16 R9C17 R9C18
                                                                                                        hIQ                                      R10C10 R10C11 R10C12 R10C13 R10C14 R10C15 R10C16 R10C17 R10C18

                                                                                          R10C1 R10C2 R10C3 R10C4 R10C5 R10C6 R10C7 R10C8 R10C9

                                                                                          R11C1 R11C2 R11C3 R11C4 R11C5 R11C6 R11C7 R11C8 R11C9  R11C10 R11C11 R11C12 R11C13 R11C14 R11C15 R11C16 R11C17 R11C18
                                                                                          R12C1 R12C2 R12C3 R12C4 R12C5 R12C6 R12C7 R12C8 R12C9  R12C10 R12C11 R12C12 R12C13 R12C14 R12C15 R12C16 R12C17 R12C18
                                                                                          R13C1 R13C2 R13C3 R13C4 R13C5 R13C6 R13C7 R13C8 R13C9  R13C10 R13C11 R13C12 R13C13 R13C14 R13C15 R13C16 R13C17 R13C18

                                                                                          R14C1 R14C2 R14C3 R14C4 R14C5 R14C6 R14C7 R14C8 R14C9  R14C10 R14C11 R14C12 R14C13 R14C14 R14C15 R14C16 R14C17 R14C18

                                                                                          R15C1 R15C2 R15C3 R15C4 R15C5 R15C6 R15C7 R15C8 R15C9  R15C10 R15C11 R15C12 R15C13 R15C14 R15C15 R15C16 R15C17 R15C18

                                                                                          R16C1 R16C2 R16C3 R16C4 R16C5 R16C6 R16C7 R16C8 R16C9  R16C10 R16C11 R16C12 R16C13 R16C14 R16C15 R16C16 R16C17 R16C18

                                                                                          R17C1 R17C2 R17C3 R17C4 R17C5 R17C6 R17C7 R17C8 R17C9  R17C10 R17C11 R17C12 R17C13 R17C14 R17C15 R17C16 R17C17 R17C18

                                                                                          R18C1 R18C2 R18C3 R18C4 R18C5 R18C6 R18C7 R18C8 R18C9  R18C10 R18C11 R18C12 R18C13 R18C14 R18C15 R18C16 R18C17 R18C18

                                                                                          PB1 PB2 PB3 PB4 PB5 PB6 PB7 PB8 PB9 PB10 BMID PB11 PB12 PB13 PB14 PB15 PB16 PB17 PB18

                                                                                                                                                                                                                 5-6779(F)

                                                                                          Figure 1. Series 2 Array

4                                                                                                                                                Lucent Technologies Inc.
Data Sheet                                                       ORCA Series 2 FPGAs
June 1999

ORCA Foundry Development System                             binatorial mode, the LUTs can realize any four-, five-,
Overview                                                    or six-input logic functions. In ripple mode, the high-
                                                            speed carry logic is used for arithmetic functions, the
The ORCA Foundry Development System interfaces to           new multiplier function, or the enhanced data path
front-end design entry tools and provides the tools to      functions. In memory mode, the LUTs can be used as a
produce a configured FPGA. In the design flow, the          16 x 4 read/write or read-only memory (asynchronous
user defines the functionality of the FPGA at two           mode or the new synchronous mode) or a new 16 x 2
points: at design entry and at the bit stream generation    dual-port memory.
stage.
                                                            Programmable Logic Cells
Following design entry, the development system's map,
place, and route tools translate the netlist into a routed  The programmable logic cell (PLC) consists of a pro-
FPGA. Its bit stream generator is then used to generate     grammable function unit (PFU) and routing resources.
the configuration data which is loaded into the FPGA's      All PLCs in the array are identical. The PFU, which con-
internal configuration RAM. When using the bit stream       tains four LUTs and four latches/FFs for logic imple-
generator, the user selects options that affect the func-   mentation, is discussed in the next section.
tionality of the FPGA. Combined with the front-end
tools, ORCA Foundry produces configuration data that        Programmable Function Unit
implements the various logic and routing options dis-
cussed in this data sheet.

Architecture                                                The PFUs are used for logic. Each PFU has 19 exter-
                                                            nal inputs and six outputs and can operate in several
The ORCA Series FPGA is comprised of two basic              modes. The functionality of the inputs and outputs
elements: PLCs and PICs. Figure 1 shows an array of         depends on the operating mode.
programmable logic cells (PLCs) surrounded by pro-
grammable input/output cells (PICs). The Series 2 has       The PFU uses three input data buses (A[4:0], B[4:0],
PLCs arranged in an array of 20 rows and 20 columns.        WD[3:0]), four control inputs (C0, CK, CE, LSR), and a
PICs are located on all four sides of the FPGA between      carry input (CIN); the last is used for fast arithmetic
the PLCs and the IC edge.                                   functions. There is a 5-bit output bus (O[4:0]) and a
                                                            carry-out (COUT).
The location of a PLC is indicated by its row and col-
umn so that a PLC in the second row and third column        PROGRAMMABLE LOGIC CELL (PLC)
is R2C3. PICs are indicated similarly, with PT (top) and
PB (bottom) designating rows and PL (left) and PR           WD3                       COUT
(right) designating columns, followed by a number. The      WD2
routing resources and configuration RAM are not             WD1                       O4
shown, but the interquad routing blocks (hIQ, vIQ)          WD0
present in the Series 2 series are shown.                                             O3
                                                            A4
Each PIC contains the necessary I/O buffers to inter-       A3   PROGRAMMABLE         O2
face to bond pads. The PICs also contain the routing        A2
resources needed to connect signals from the bond           A1   FUNCTION UNIT        O1
pads to/from PLCs. The PICs do not contain any user-        A0
accessible logic elements, such as flip-flops.                   (PFU)                O0
                                                            B4
Combinatorial logic is done in look-up tables (LUTs)        B3   C0 CK CE LSR
located in the PFU. The PFU can be used in different        B2
modes to meet different logic requirements. The LUT's       B1
configurable medium-/large-grain architecture can be        B0
used to implement from one to four combinatorial logic
functions. The flexibility of the LUT to handle wide input  CIN
functions, as well as multiple smaller input functions,
maximizes the gate count/PFU.                               (ROUTING RESOURCES, CONFIGURATION RAM)

The LUTs can be programmed to operate in one of                                             5-2750(F).r3
three modes: combinatorial, ripple, or memory. In com-
                                                                 Figure 2. PFU Ports

Lucent Technologies Inc.                                                                            5
ORCA Series 2 FPGAs                                                                                             Data Sheet
Programmable Logic Cells (continued))                                                                            June 1999

                                                                                                            COUT

          A4                 CARRY                            F3           D3                    Q3
                                                         C
          A3  A4
          A2  A3                                                      WD3
          A1
                     QLUT3                                    F2
          A0  A2                                         C
              A1
          B4
                                                                                 REG3
          B3
          B2      CARRY
          B1
              A3                                                                 SR EN
          B0
        CIN   A2                               PFU_NAND                                                     O4
          C0  A1 QLUT2                                                                                      O3
        LSR                                                                D2                    Q2         O2
       GSR                                                                                                  O1
   WD[3:0]    A0                           A4                                                               O0
         CK
     CKEN                                                        WD2             REG2
         TRI                                                                                          C
                             CARRY
                                                                                 SR EN
              B4
              B3                               PFU_MUX       F1
                                               PFU_XOR
                     QLUT1                                                 D1                    Q1
              B2
              B1                                         C       WD1             REG1

                  CARRY                                                          SR EN

              B3                                              F0
                                                         C
              B2                                                           D0                    Q0      T        T
              B1 QLUT0                                                WD0
                                                                                 REG0
                                           B4
              B0                                                                                         T        T

                                                                                 SR EN

                                                         CC                                              T        T

                                                                               C                         T        T
                                                                                              C
                                                                                                         C        C

                                                                                                                     5-4573(F)

Key: C = controlled by configuration RAM.

                                               Figure 3. Simplified PFU Diagram

Figure 2 and Figure 3 show high-level and detailed               found in each PLC are also shown, although they actu-
views of the ports in the PFU, respectively. The ports           ally reside external to the PFU.
are referenced with a two- to four-character suffix to a
PFU's location. As mentioned, there are two 5-bit input          Each latch/FF can accept data from the LUT. Alterna-
data buses (A[4:0] and B[4:0]) to the LUT, one 4-bit             tively, the latches/FFs can accept direct data from
input data bus (WD[3:0]) to the latches/FFs, and an              WD[3:0], eliminating the LUT delay if no combinatorial
output data bus (O[4:0]).                                        function is needed. The LUT outputs can bypass the
                                                                 latches/FFs, which reduces the delay out of the PFU. It
Figure 3 shows the four latches/FFs (REG[3:0]) and the           is possible to use the LUT and latches/FFs more or
64-bit look-up table (QLUT[3:0]) in the PFU. The PFU             less independently. For example, the latches/FFs can
does combinatorial logic in the LUT and sequential               be used as a 4-bit shift register, and the LUT can be
logic in the latches/FFs. The LUT is static random               used to detect when a register has a particular pattern
access memory (SRAM) and can be used for read/                   in it.
write or read-only memory. The eight 3-state buffers

6                                                                                                        Lucent Technologies Inc.
Data Sheet                                                      ORCA Series 2 FPGAs
June 1999

Programmable Logic Cells (continued)                      used as LUT inputs. The use of these ports changes
                                                          based on the PFU operating mode.
Table 3 lists the basic operating modes of the LUT. The
operating mode affects the functionality of the PFU       The functionality of the LUT is determined by its operat-
input and output ports and internal PFU routing. For      ing mode. The entries in Table 3 show the basic modes
example, in some operating modes, the WD[3:0] inputs      of operation for combinatorial logic, ripple, and memory
are direct data inputs to the PFU latches/FFs. In the     functions in the LUT. Depending on the operating
dual 16 x 2 memory mode, the same WD[3:0] inputs          mode, the LUT can be divided into sub-LUTs. The LUT
are used as a 4-bit data input bus into LUT memory.       is comprised of two 32-bit half look-up tables, HLUTA
                                                          and HLUTB. Each half look-up table (HLUT) is com-
The PFU is used in a variety of modes, as illustrated in  prised of two quarter look-up tables (QLUTs). HLUTA
Figures 4 through 11, and it is these specific modes      consists of QLUT2 and QLUT3, while HLUTB consists
that are most relevant to PFU functionality.              of QLUT0 and QLUT1. The outputs of QLUT0, QLUT1,
                                                          QLUT2, and QLUT3 are F0, F1, F2, and F3, respec-
PFU Control Inputs                                        tively.

The four control inputs to the PFU are clock (CK), local  Table 3. Look-Up Table Operating Modes
set/reset (LSR), clock enable (CE), and C0. The CK,
CE, and LSR inputs control the operation of all four      Mode  Function
latches in the PFU. An active-low global set/reset
(GSRN) signal is also available to the latches/FFs in     F4A Two functions of four inputs, some inputs
every PFU. Their operation is discussed briefly here,              shared (QLUT2/QLUT3)
and in more detail in the Latches/Flip-Flops section.
The polarity of the control inputs can be inverted.       F4B Two functions of four inputs, some inputs
                                                                   shared (QLUT0/QLUT1)
The CK input is distributed to each PFU from a vertical
or horizontal net. The CE input inhibits the latches/FFs  F5A One function of five inputs (HLUTA)
from responding to data inputs. The CE input can be       F5B One function of five inputs (HLUTB)
disabled, always enabling the clock. Each latch/FF can
be independently programmed to be set or reset by the      R 4-bit ripple (LUT)
LSR and the global set/reset (GSRN) signals. Each         MA 16 x 2 asynchronous memory (HLUTA)
PFU's LSR input can be configured as synchronous or       MB 16 x 2 asynchronous memory (HLUTB)
asynchronous. The GSRN signal is always asynchro-
nous. The LSR signal applies to all four latches/FFs in   SSPM 16 x 4 synchronous single-port memory
a PFU. The LSR input can be disabled (the default).       SDPM 16 x 2 synchronous dual-port memory
The asynchronous set/reset is dominant over clocked
inputs.                                                   For combinatorial logic, the LUT can be used to do any
                                                          single function of six inputs, any two functions of five
The C0 input is used as an input into the special PFU     inputs, or four functions of four inputs (with some inputs
gates for wide functions in combinatorial logic mode.     shared), and three special functions based on the two
In the memory modes, this input is also used as the       five-input functions and C0.
write-port enable input. The C0 input can be disabled
(the default).

Look-Up Table Operating Modes

The look-up table (LUT) can be configured to operate
in one of three general modes:
s Combinatorial logic mode
s Ripple mode
s Memory mode
The combinatorial logic mode uses a 64-bit look-up
table to implement Boolean functions. The two 5-bit
logic inputs, A[4:0] and B[4:0], and the C0 input are

Lucent Technologies Inc.                                                                                 7
ORCA Series 2 FPGAs                                                              Data Sheet
                                                                                  June 1999

Programmable Logic Cells (continued)                        independent functions of up to five inputs is shown in
                                                            Figure 5. In this case, the LUT is configured in the F5A
The LUT ripple mode operation offers standard arith-        and F5B modes. As a variation, the LUT can do one
metic functions, such as 4-bit adders, subtractors,         function of up to five input variables and two four-input
adder/subtractors, and counters. In the ORCA                functions using F5A and F4B modes or F4A and F5B
Series 2, there are two new ripple modes available.         modes.
The first new mode is a 4 x 1 multiplier, and the second
is a 4-bit comparator. These new modes offer the            A4     A4            HLUTA
advantages of faster speeds as well as denser logic
capabilities.                                               A3     A3  QLUT3            F3

When the LUT is configured to operate in the memory         A2     A2
mode, a 16 x 2 asynchronous memory fits into an
HLUT. Both the MA and MB modes were available in            A1     A1
previous ORCA architectures, and each mode can be
configured in an HLUT separately. In the Series 2,          A3     A3
there are two new memory modes available. The first is
a 16 x 4 synchronous single-port memory (SSPM), and         A2     A2                   F2
the second is a 16 x 2 synchronous dual-port memory
(SDPM). These new modes offer easier implementa-            A1     A1  QLUT2
tion, faster speeds, denser RAMs, and a dual-port
capability that wasn't previously offered as an option in   A0     A0
the ATT2Cxx/ATT2Txx families.
                                                            B4     B4            HLUTB
If the LUT is configured to operate in the ripple mode, it
cannot be used for basic combinatorial logic or memory      B3     B3                   F1
functions. In modes other than the ripple, SSPM, and
SDPM modes, combinations of operating modes are             B2     B2  QLUT1
possible. For example, the LUT can be configured as a
16 x 2 RAM in one HLUT and a five-input combinatorial       B1     B1
logic function in the second HLUT. This can be done by
configuring HLUTA in the MA mode and HLUTB in the           B3     B3
F5B mode (or vice versa).
                                                            B2     B2  QLUT0            F0
F4A/F4B Mode--Two Four-Input Functions
                                                            B1     B1
Each HLUT can be used to implement two four-input
combinatorial functions, but the total number of inputs     B0     B0
into each HLUT cannot exceed five. The two QLUTs
within each HLUT share three inputs. In HLUTA, the                                                                                                            5-2753(F).r2
A1, A2, and A3 inputs are shared by QLUT2 and
QLUT3. Similarly, in HLUTB, the B1, B2, and B3 inputs       Figure 4. F4 Mode--Four Functions of Four-
are shared by QLUT0 and QLUT1. The four outputs                          Input Variables
are F0, F1, F2, and F3. The results can be routed to
the D0, D1, D2, and D3 latch/FF inputs or as an output      WEA        A4               HLUTA
of the PFU. The use of the LUT for four functions of up        A3      A3 QLUT3              F3
to four inputs each is given in Figure 4.                      A2      A2                    F2
                                                               A1      A1 QLUT2
F5A/F5B Mode--One Five-Input Variable Function                 A0      A0               HLUTB
                                                                       WD3                   F0
Each HLUT can be used to implement any five-input           WD3        WD2 c0
combinatorial function. The input ports are A[4:0] and      WD2
B[4:0], and the output ports are F0 and F3. One five or     WPE        B4
less input function is input into A[4:0], and the second               B3 QLUT1
five or less input function is input into B[4:0]. The          B4      B2
results are routed to the latch/FF D0 and latch/FF D3          B3      B1 QLUT0
inputs, or as a PFU output. The use of the LUT for two         B2      B0
                                                               B1
8                                                              B0

                                                                                                                                                              5-2845(F).r2

                                                            Figure 5. F5 Mode--Two Functions of Five-Input
                                                                         Variables

                                                                                               Lucent Technologies Inc.
Data Sheet                                                              ORCA Series 2 FPGAs
June 1999

Programmable Logic Cells (continued)

F5M and F5X Modes--Special Function Modes                 C0                 F3

The PFU contains logic to implement two special func-     A4  A4
tion modes which are variations on the F5 mode. As
with the F5 mode, the LUT implements two indepen-         A3  A3 QLUT3
dent five-input functions. Figure 6 and Figure 7 show
the schematics for F5M and F5X modes, respectively.       A2  A2         F3  F2
The F5X and F5M functions differ from the basic F5A/
F5B functions in that there are three logic gates which   A1  A1 QLUT2
have inputs from the two 5-input LUT outputs. In some
cases, this can be used for faster and/or wider logic     A0  A0
functions.
                                                          B4  B4
As can be seen, two of the three inputs into the NAND,
XOR, and MUX gates, F0 and F3, are from the LUT.          B3  B3 QLUT1
The third input is from the C0 input into PFU. Since the
C0 input bypasses the LUTs, it has a much smaller         B2  B2         F0  F1
delay through the PFU than for all other inputs into the
special PFU gates. This allows multiple PFUs to be        B1  B1 QLUT0
cascaded together while reducing the delay of the criti-
cal path through the PFUs. The output of the first spe-   B0  B0             F0
cial function (either XOR or MUX) is F1. Since the XOR
and MUX share the F1 output, the F5X and F5M                                                                                                                    5-2754(F).r3
modes are mutually exclusive. The output of the NAND
PFU gate is F2 and is always available in either mode.    Figure 6. F5M Mode--Multiplexed Function of Two
                                                                       Independent Five-Input Variable
To use either the F5M or F5X functions, the LUT must                   Functions
be in the F5A/F5B mode; i.e., only 5-input LUTs
allowed. In both the F5X and F5M functions, the out-      C0                 F3
puts of the five-input combinatorial functions, F0 and
F3, are also usable simultaneously with the special       A4  A4  HLUTA
PFU gate outputs.
                                                          A3  A3
The output of the MUX is:
                                                          A2  A2         F3
F1 = (HLUTA & C0) + (HLUTB & C0)                                                                     F2
F1 = (F3 & C0) + (F0 & C0)                                A1  A1

The output of the exclusive OR is:                        A0  A0

F1 = HLUTA  HLUTB  C0                                     B4  B4  HLUTB
F1 = F3  F0  C0
                                                          B3  B3             F1
The output of the NAND is:
                                                          B2  B2         F0
F2 = HLUTA & HLUTB & C0
F2 = F3 & F0 & C0                                         B1  B1

                                                          B0  B0             F0

                                                                                                                                                                   5-2755(F).r2

                                                          Figure 7. F5X Mode--Exclusive OR Function of Two
                                                                       Independent Five-Input Variable
                                                                       Functions

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ORCA Series 2 FPGAs                                                                                                                                Data Sheet
                                                                                                                                                    June 1999

Programmable Logic Cells (continued)                                                                                   two operands are input into A[3:0] and B[3:0]. The four
                                                                                                                       result bits, one per QLUT, are F[3:0] (see Figure 9).
    C0                                                                                                                 The ripple output from QLUT3 can be routed to dedi-
                                                                                                                       cated carry-out circuitry into any of four adjacent PLCs,
    A4  A4                                                                                                             or it can be placed on the O4 PFU output, or both. This
                                                                                                                       allows the PLCs to be cascaded in the ripple mode so
    A3  A3 QLUT3                                                                                                       that nibble-wide ripple functions can be expanded eas-
                                                                                                                       ily to any length.
        A2           F3
    A2

    A1  A1 QLUT2

    A0  A0                                                                                                                                             COUT

                                      F1                                                                                    B3 COUT
                                                                                                                            A3 QLUT3
                                                                                                                       B3                          F3
                                                                                                                       A3
    B4  B4

    B3  B3 QLUT1

    B2  B2           F0                                                                                                B2   B2

                                                                                                                                                   F2

    B1  B1 QLUT0                                                                                                       A2   A2 QLUT2

    B0  B0

                                                                                                         5-2751(F).r3  B1   B1                     F1
                                                                                                                            A1 QLUT1
     Figure 8. F5M Mode--One Six-Input Variable                                                                        A1
                  Function
                                                                                                                       B0   B0 QLUT0               F0
F5M Mode--One Six-Input Variable Function
                                                                                                                       A0   A0
The LUT can be used to implement any function of six-                                                                              CIN
input variables. As shown in Figure 8, five input signals
(A[4:0]) are routed into both the A[4:0] and B[4:0] ports,                                                             CIN
and the C0 port is used for the sixth input. The output
port is F1.                                                                                                                                            5-2756(F).r32

Ripple Mode                                                                                                                 Figure 9. Ripple Mode

The LUT can do nibble-wide ripple functions with high-                                                                 The ripple mode can be used in one of four submodes.
speed carry logic. Each QLUT has a dedicated carry-                                                                    The first of these is adder/subtractor mode. In this
out net to route the carry to/from the adjacent QLUT.                                                                  mode, each QLUT generates two separate outputs.
Using the internal carry circuits, fast arithmetic and                                                                 One of the two outputs selects whether the carry-in is
counter functions can be implemented in one PFU.                                                                       to be propagated to the carry-out of the current QLUT
Similarly, each PFU has carry-in (CIN) and carry-out                                                                   or if the carry-out needs to be generated. The result of
(COUT) ports for fast-carry routing between adjacent                                                                   this selection is placed on the carry-out signal, which is
PFUs.                                                                                                                  connected to the next QLUT or the COUT signal, if it is
                                                                                                                       the last QLUT (QLUT3).
The ripple mode is generally used in operations on two
4-bit buses. Each QLUT has two operands and a ripple                                                                   The other QLUT output creates the result bit for each
(generally carry) input, and provides a result and ripple                                                              QLUT that is connected to F[3:0]. If an adder/subtractor
(generally carry) output. A single bit is rippled from the                                                             is needed, the control signal to select addition or sub-
previous QLUT and is used as input into the current                                                                    traction is input on A4. The result bit is created in one-
QLUT. For QLUT0, the ripple input is from the PFU CIN                                                                  half of the QLUT from a single bit from each input bus,
port. The CIN data can come from either the fast-carry                                                                 along with the ripple input bit. These inputs are also
routing or the PFU input B4, or it can be tied to logic 1                                                              used to create the programmable propagate.
or logic 0.

The resulting output and ripple output are calculated by
using generate/propagate circuitry. In ripple mode, the

10                                                                                                                                      Lucent Technologies Inc.
Data Sheet                                                                                                                                  ORCA Series 2 FPGAs
June 1999

Programmable Logic Cells (continued)                                                                                 In the third submode, multiplier submode, a single
                                                                                                                     PFU can affect a 4 x 1-bit multiply and sum with a par-
The second submode is the counter submode (see                                                                       tial product (see Figure 11). The multiplier bit is input at
Figure 10). The present count is supplied to input                                                                   A4, and the multiplicand bits are input at B[3:0], where
A[3:0], and then output F[3:0] will either be incre-                                                                 B3 is the most significant bit (MSB). A[3:0] contains the
mented by one for an up counter or decremented by                                                                    partial product (or other input to be summed) from a
one for a down counter. If an up counter or down                                                                     previous stage. If A4 is logical 1, the multiplicand is
counter is needed, the control signal to select the direc-                                                           added to the partial product. If A4 is logical zero, zero is
tion (up or down) is input on A4. Generally, the latches/                                                            added to the partial product, which is the same as
FFs in the same PFU are used to hold the present                                                                     passing the partial product. CIN can hold the carry-in
count value.                                                                                                         from the less significant PFUs if the multiplicand is
                                                                                                                     wider than 4 bits, and COUT holds any carry-out from
            LUT                                                                                                      the addition, which may then be used as part of the
                                                                                                                     product or routed to another PFU in multiplier mode for
                                  COUT                                                                               multiplicand width expansion.

A3          COUT          F3

            QLUT3             DQ  Q3

                                                                                                                           A3 B3     A2 B2     A1 B1     A0 B0

                                                                                                                                  0         0         0         0

A2          QLUT2 F2          DQ  Q2                                                                                           10        10        10        10

                                                                                                                     A4

                                                                                                                     COUT  +         +         +         +         CIN

A1          QLUT1 F1          DQ  Q1

                                                                                                                           F3        F2        F1        F0

                                                                                                                                                                   5-4620(F)

A0          QLUT0 F0          DQ  Q0                                                                                                Figure 11. Multiplier Submode

            CIN                                                                                                      Ripple mode's fourth submode features equality
                                                                                                                     comparators, where one 4-bit bus is input on B[3:0],
CIN                                                                                                                  another 4-bit bus is input on B[3:0], and the carry-in is
                                                                                                       5-4643(F).r1  tied to 0 inside the PFU. The carry-out () signal will be
                                                                                                                     0 if A = B or will be 1 if A B. If larger than 4 bits, the
   Figure 10. Counter Submode with Flip-Flops                                                                        carry-out () signal can be cascaded using fast-carry
                                                                                                                     logic to the carry-in of any adjacent PFU. Comparators
                                                                                                                     for greater than or equal or less than (>, =,
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