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NAND256R3A0BZB1

器件型号:NAND256R3A0BZB1
器件类别:存储   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

32M X 16 FLASH 3V PROM, 35 ns, PDSO48

32M × 16 FLASH 3V 可编程只读存储器, 35 ns, PDSO48

参数
参数名称属性值
功能数量1
端子数量48
最大工作温度70 Cel
最小工作温度0.0 Cel
最大供电/工作电压3.6 V
最小供电/工作电压2.7 V
额定供电电压3 V
最大存取时间35 ns
加工封装描述12 X 17 MM, 0.65 MM HEIGHT, ROHS COMPLIANT, PLASTIC, USOP-48
无铅Yes
欧盟RoHS规范Yes
状态TRANSFERRED
包装形状RECTANGULAR
包装尺寸SMALL OUTLINE, VERY THIN PROFILE, SHRINK PITCH
表面贴装Yes
端子形式GULL WING
端子间距0.5000 mm
端子涂层NOT SPECIFIED
端子位置DUAL
包装材料PLASTIC/EPOXY
温度等级COMMERCIAL
内存宽度16
组织32M X 16
存储密度5.37E8 deg
操作模式ASYNCHRONOUS
位数32M
内存IC类型FLASH 3V PROM
串行并行PARALLEL

NAND256R3A0BZB1器件文档内容

                            NAND128-A, NAND256-A
                           NAND512-A, NAND01G-A

                   128 Mbit, 256 Mbit, 512 Mbit, 1 Gbit (x8/x16)
528 Byte/264 Word Page, 1.8V/3V, NAND Flash Memories

FEATURES SUMMARY                                  Figure 1. Packages

HIGH DENSITY NAND FLASH MEMORIES                                          TSOP48 12 x 20mm
      Up to 1 Gbit memory array
      Up to 32 Mbit spare area                                          USOP48 12 x 17 x 0.65mm
      Cost effective solutions for mass storage
          applications                                                                                   FBGA

NAND INTERFACE                                                          VFBGA55 8 x 10 x 1mm
      x8 or x16 bus width                                              TFBGA55 8 x 10 x 1.2mm
      Multiplexed Address/ Data                                         VFBGA63 9 x 11 x 1mm
      Pinout compatibility for all densities                           TFBGA63 9 x 11 x 1.2mm

SUPPLY VOLTAGE                                    DATA INTEGRITY
      1.8V device: VDD = 1.7 to 1.95V                  100,000 Program/Erase cycles
      3.0V device: VDD = 2.7 to 3.6V                   10 years Data Retention

PAGE SIZE                                         RoHS COMPLIANCE
      x8 device: (512 + 16 spare) Bytes                Lead-Free Components are Compliant
      x16 device: (256 + 8 spare) Words                    with the RoHS Directive

BLOCK SIZE                                        DEVELOPMENT TOOLS
      x8 device: (16K + 512 spare) Bytes               Error Correction Code software and
      x16 device: (8K + 256 spare) Words                   hardware models
                                                       Bad Blocks Management and Wear
PAGE READ / PROGRAM                                        Leveling algorithms
      Random access: 12s (max)                        File System OS Native reference software
      Sequential access: 50ns (min)                   Hardware simulation models
      Page program time: 200s (typ)

COPY BACK PROGRAM MODE
      Fast page copy without external buffering

FAST BLOCK ERASE
      Block erase time: 2ms (Typ)

STATUS REGISTER
ELECTRONIC SIGNATURE
CHIP ENABLE `DON'T CARE' OPTION

      Simple interface with microcontroller
SERIAL NUMBER OPTION
HARDWARE DATA PROTECTION

      Program/Erase locked during Power
          transitions

February 2005                                     1/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Table 1. Product List   Part Number
                       NAND128R3A
           Reference   NAND128W3A
          NAND128-A    NAND128R4A
                       NAND128W4A
          NAND256-A    NAND256R3A
                       NAND256W3A
          NAND512-A    NAND256R4A
                       NAND256W4A
         NAND01G-A     NAND512R3A
                       NAND512W3A
                       NAND512R4A
                       NAND512W4A
                       NAND01GR3A
                       NAND01GW3A
                       NAND01GR4A
                       NAND01GW4A

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                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

TABLE OF CONTENTS

FEATURES SUMMARY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
     Figure 1. Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
     Table 1. Product List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

SUMMARY DESCRIPTION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
     Table 2. Product Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Figure 2. Logic Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Table 3. Signal Names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Figure 3. Logic Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Figure 4. TSOP48 and USOP48 Connections, x8 devices. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Figure 5. TSOP48 and USOP48 Connections, x16 devices. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Figure 6. FBGA55 Connections, x8 devices (Top view through package) . . . . . . . . . . . . . . . . . . . 11
     Figure 7. FBGA55 Connections, x16 devices (Top view through package) . . . . . . . . . . . . . . . . . . 12
     Figure 8. FBGA63 Connections, x8 devices (Top view through package) . . . . . . . . . . . . . . . . . . . 13
     Figure 9. FBGA63 Connections, x16 devices (Top view through package) . . . . . . . . . . . . . . . . . . 14

MEMORY ARRAY ORGANIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Bad Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Table 4. Valid Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Figure 10.Memory Array Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

SIGNAL DESCRIPTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Inputs/Outputs (I/O0-I/O7). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Inputs/Outputs (I/O8-I/O15). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Address Latch Enable (AL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Command Latch Enable (CL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Chip Enable (E) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Read Enable (R). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Write Enable (W). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Write Protect (WP). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Ready/Busy (RB). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     VDD Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     VSS Ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

BUS OPERATIONS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Command Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Address Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Data Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Write Protect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Standby . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Table 5. Bus Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Table 6. Address Insertion, x8 Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

                                                                                                                                                          3/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

     Table 7. Address Insertion, x16 Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Table 8. Address Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

COMMAND SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

     Table 9. Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

DEVICE OPERATIONS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

     Pointer Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     Figure 11.Pointer Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     Figure 12.Pointer Operations for Programming. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
     Read Memory Array. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Random Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Page Read. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Sequential Row Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Figure 13.Read (A,B,C) Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Figure 14.Read Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Figure 15.Sequential Row Read Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Figure 16.Sequential Row Read Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Page Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
     Figure 17.Page Program Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
     Copy Back Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
     Table 10. Copy Back Program Addresses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
     Figure 18.Copy Back Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
     Block Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Figure 19.Block Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Read Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Write Protection Bit (SR7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     P/E/R Controller Bit (SR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Error Bit (SR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     SR5, SR4, SR3, SR2 and SR1 are Reserved . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Table 11. Status Register Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
     Read Electronic Signature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
     Table 12. Electronic Signature. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

SOFTWARE ALGORITHMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

     Bad Block Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Block Replacement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Table 13. Block Failure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Figure 20.Bad Block Management Flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Figure 21.Garbage Collection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Garbage Collection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Wear-leveling Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Error Correction Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Figure 22.Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Hardware Simulation Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

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                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

     Behavioral simulation models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
     IBIS simulations models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

PROGRAM AND ERASE TIMES AND ENDURANCE CYCLES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
     Table 14. Program, Erase Times and Program Erase Endurance Cycles . . . . . . . . . . . . . . . . . . . 33

MAXIMUM RATING. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
     Table 15. Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

DC and AC PARAMETERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
     Table 16. Operating and AC Measurement Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
     Table 17. Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
     Table 18. DC Characteristics, 1.8V Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
     Table 19. DC Characteristics, 3V Devices. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
     Table 20. AC Characteristics for Command, Address, Data Input . . . . . . . . . . . . . . . . . . . . . . . . . 37
     Table 21. AC Characteristics for Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
     Figure 23.Command Latch AC Waveforms. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
     Figure 24.Address Latch AC Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
     Figure 25.Data Input Latch AC Waveforms. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
     Figure 26.Sequential Data Output after Read AC Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
     Figure 27.Read Status Register AC Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
     Figure 28.Read Electronic Signature AC Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
     Figure 29.Page Read A/ Read B Operation AC Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
     Figure 30.Read C Operation, One Page AC Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
     Figure 31.Page Program AC Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
     Figure 32.Block Erase AC Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
     Figure 33.Reset AC Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
     Ready/Busy Signal Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
     Figure 34.Ready/Busy AC Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
     Figure 35.Ready/Busy Load Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
     Figure 36.Resistor Value Versus Waveform Timings For Ready/Busy Signal . . . . . . . . . . . . . . . . 46

PACKAGE MECHANICAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
     Figure 37.TSOP48 - 48 lead Plastic Thin Small Outline, 12 x 20mm, Package Outline . . . . . . . . . 47
     Table 22. TSOP48 - 48 lead Plastic Thin Small Outline, 12 x 20mm, Package Mechanical Data . 47
     Figure 38.USOP48 lead Plastic Ultra Thin Small Outline,12 x 17mm, Package Outline . . . . . . . 48
     Table 23. USOP48 lead Plastic Ultra Thin Small Outline, 12 x 17mm, Package Mechanical Data48
     Figure 39.VFBGA55 8 x 10mm - 6x8 active ball array, 0.80mm pitch, Package Outline . . . . . . . . 49
     Table 24. VFBGA55 8 x 10mm - 6x8 ball array, 0.80mm pitch, Package Mechanical Data . . . . . . 49
     Figure 40.TFBGA55 8 x 10mm - 6x8 active ball array - 0.80mm pitch, Package Outline . . . . . . . . 50
     Table 25. TFBGA55 8 x 10mm - 6x8 active ball array - 0.80mm pitch, Package Mechanical Data 50
     Figure 41.VFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Outline . . . . . . . . . 51
     Table 26. VFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Mechanical Data . . 51
     Figure 42.TFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Outline. . . . . . . . . . 52
     Table 27. TFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Mechanical Data . . 52

                                                                                                                                                          5/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

PART NUMBERING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
     Table 28. Ordering Information Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

APPENDIX A.HARDWARE INTERFACE EXAMPLES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
     Figure 43.Connection to Microcontroller, Without Glue Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
     Figure 44.Connection to Microcontroller, With Glue Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
     Figure 45.Building Storage Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

RELATED DOCUMENTATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
REVISION HISTORY. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

     Table 29. Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

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NAND128-A, NAND256-A, NAND512-A, NAND01G-A

SUMMARY DESCRIPTION                                   The devices are available in the following packag-
                                                      es:
The NAND Flash 528 Byte/ 264 Word Page is a
family of non-volatile Flash memories that uses        TSOP48 12 x 20mm for all products
the Single Level Cell (SLC) NAND cell technology.
It is referred to as the Small Page family. The de-    USOP48 12 x 17 x 0.65mm for 128Mb, 256Mb
vices range from 128Mbits to 1Gbit and operate             and 512Mb products
with either a 1.8V or 3V voltage supply. The size of
a Page is either 528 Bytes (512 + 16 spare) or 264     VFBGA55 (8 x 10 x 1mm, 6 x 8 ball array,
Words (256 + 8 spare) depending on whether the             0.8mm pitch) for 128Mb and 256Mb products
device has a x8 or x16 bus width.
                                                       TFBGA55 (8 x 10 x 1.2mm, 6 x 8 ball array,
The address lines are multiplexed with the Data In-        0.8mm pitch) for 512Mb Dual Die product
put/Output signals on a multiplexed x8 or x16 In-
put/Output bus. This interface reduces the pin         VFBGA63 (9 x 11 x 1mm, 6 x 8 ball array,
count and makes it possible to migrate to other            0.8mm pitch) for the 512Mb product
densities without changing the footprint.
                                                       TFBGA63 (9 x 11 x 1.2mm, 6 x 8 ball array,
Each block can be programmed and erased over               0.8mm pitch) for the 1Gb Dual Die product
100,000 cycles. To extend the lifetime of NAND
Flash devices it is strongly recommended to imple-    Two options are available for the NAND Flash
ment an Error Correction Code (ECC). A Write          family:
Protect pin is available to give a hardware protec-
tion against program and erase operations.            Chip Enable Don't Care, which allows code to be
                                                      directly downloaded by a microcontroller, as Chip
The devices feature an open-drain Ready/Busy          Enable transitions during the latency time do not
output that can be used to identify if the Program/   stop the read operation.
Erase/Read (P/E/R) Controller is currently active.
The use of an open-drain output allows the Ready/     A Serial Number, which allows each device to be
Busy pins from several memories to be connected       uniquely identified. The Serial Number options is
to a single pull-up resistor.                         subject to an NDA (Non Disclosure Agreement)
                                                      and so not described in the datasheet. For more
A Copy Back command is available to optimize the      details of this option contact your nearest ST Sales
management of defective blocks. When a Page           office.
Program operation fails, the data can be pro-
grammed in another page without having to re-         For information on how to order these options refer
send the data to be programmed.                       to Table 28., Ordering Information Scheme. De-
                                                      vices are shipped from the factory with Block 0 al-
                                                      ways valid and the memory content bits, in valid
                                                      blocks, erased to '1'.

                                                      See Table 2., Product Description, for all the de-
                                                      vices available in the family.

                                                      7/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Table 2. Product Description

                                                                                                         Timings

Reference     Part Number  Density             Bus   Page    Block     Memory      Operating     Random Sequential    Page     Block Package
                                              Width  Size     Size      Array       Voltage                         Program   Erase
                                                                                                 Access Access       Typical  Typical

                                                                                                 Max   Min                                  TSOP48
                                                                                                                                2ms USOP48
              NAND128R3A                      x8     512+16  16K+512               1.7 to 1.95V  12s  60ns         200s
              NAND128W3A                      x16     Bytes    Bytes               2.7 to 3.6V                                             VFBGA55
NAND128-A                                                             32 Pages x   1.7 to 1.95V  12s  50ns         200s
                                     128Mbit         256+8   8K+256   1024 Blocks  2.7 to 3.6V                                              TSOP48
              NAND128R4A                             Words    Words                              12s  60ns         200s       2ms USOP48
              NAND128W4A
                                                                                                 12s  50ns         200s                  VFBGA55

              NAND256R3A                      x8     512+16  16K+512               1.7 to 1.95V  12s  60ns         200s
              NAND256W3A                      x16     Bytes    Bytes               2.7 to 3.6V
NAND256-A                                                             32 Pages x   1.7to 1.95V   12s  50ns         200s
                                     256Mbit         256+8   8K+256   2048 Blocks  2.7 to 3.6V
              NAND256R4A                             Words    Words                              12s  60ns         200s
              NAND256W4A
                                                                                                 12s  50ns         200s

              NAND512R3A                      x8     512+16  16K+512               1.7to 1.95V   12s  60ns         200s
              NAND512W3A                      x16     Bytes    Bytes               2.7 to 3.6V
NAND512-A(1)  NAND512R4A   512Mbit                                    32 Pages x   1.7 to 1.95V  12s  50ns         200s     2ms TFBGA55
              NAND512W4A                             256+8   8K+256   4096 Blocks  2.7 to 3.6V
                                                     Words    Words                              12s  60ns         200s

                                                                                                 12s  50ns         200s

              NAND512R3A                      x8     512+16  16K+512               1.7to 1.95V   15s  60ns         200s
              NAND512W3A                      x16     Bytes    Bytes               2.7 to 3.6V
NAND512-A                                                             32 Pages x   1.7 to 1.95V  12s  50ns         200s                TSOP48
                                     512Mbit         256+8   8K+256   4096 Blocks  2.7 to 3.6V                                2ms USOP48
              NAND512R4A                             Words    Words                              15s  60ns         200s
              NAND512W4A                                                                                                                VFBGA63

                                                                                                 12s  50ns         200s

              NAND01GR3A                      x8     512+16 16K+512                1.7 to 1.95V  15s  60ns         200s
              NAND01GW3A
NAND01G-A     NAND01GR4A   1Gbit                     Bytes Bytes 32 Pages x 2.7 to 3.6V          12s  50ns         200s     2ms  TSOP48
              NAND01GW4A                                                                                                           TFBGA63
                                                     256+8 8K+256 8192 Blocks 1.7 to 1.95V       15s  60ns         200s
                                              x16
                                                     Words Words                   2.7 to 3.6V   12s  50ns         200s

Note: 1. Dual Die device.

Figure 2. Logic Diagram                                                        Table 3. Signal Names

                                                                                   I/O8-15       Data Input/Outputs for x16 devices

              VDD                                                                  I/O0-7        Data Input/Outputs, Address Inputs,
                                                                                                 or Command Inputs for x8 and x16
                                                                                                 devices

                                              I/O8-I/O15, x16                      AL            Address Latch Enable

                                                                                   CL            Command Latch Enable

      E                                                                            E             Chip Enable
                                          I/O0-I/O7, x8/x16
                                                                                   R             Read Enable
      R

      W       NAND Flash                                                           RB            Ready/Busy (open-drain output)

                                                     RB                            W             Write Enable

      AL                                                                           WP            Write Protect

      CL                                                                           VDD           Supply Voltage

      WP                                                                           VSS           Ground

                                                                                   NC            Not Connected Internally

                                                                                   DU            Do Not Use

              VSS

                                                             AI07557C

8/57
                               NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 3. Logic Block Diagram

         Address
    Register/Counter

AL                                                X Decoder           NAND Flash
                                                                     Memory Array
CL
                                                                   Page Buffer
W   Command                    P/E/R Controller,                    Y Decoder

E   Interface                  High Voltage                  I/O Buffers & Latches
                                 Generator
WP  Logic                                                      I/O0-I/O7, x8/x16
                                                                I/O8-I/O15, x16
R

    Command Register

                               RB

                                                                                    AI07561c

                                                                                    9/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 4. TSOP48 and USOP48 Connections,    Figure 5. TSOP48 and USOP48 Connections,
x8 devices                                  x16 devices

         NC   1               48  NC          NC   1               48  VSS
         NC                       NC          NC                       I/O15
         NC   12  NAND Flash  37  NC          NC   12  NAND Flash  37  I/O7
         NC                       NC          NC                       I/O14
         NC   13  (x8)        36  I/O7        NC       (x16)           I/O6
         NC                       I/O6        NC                       I/O13
         RB                       I/O5        RB   13              36  I/O5
                                  I/O4                                 I/O12
           R  24              25  NC            R  24              25  I/O4
           E                      NC            E                      NC
                                  NC                                   NC
         NC                       VDD         NC                       VDD
         NC                       VSS         NC                       NC
       VDD                        NC        VDD                        NC
       VSS                        NC        VSS                        NC
         NC                       NC          NC                       I/O11
         NC                       I/O3        NC                       I/O3
         CL                       I/O2                                 I/O10
         AL                       I/O1        CL                       I/O2
                                  I/O0        AL                       I/O9
          W                                    W                       I/O1
        WP                        NC         WP                        I/O8
         NC                       NC          NC                       I/O0
         NC                       NC          NC                       VSS
         NC                       NC          NC
         NC                                   NC
         NC                                   NC

                                  AI07585B                             AI07559B

10/57
                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 6. FBGA55 Connections, x8 devices (Top view through package)

   1   2    3     4     5     6     7     8

A  DU                                     DU

B                                         DU

C      WP   AL    VSS   E     W     RB

D      NC   R     CL    NC    NC    NC

E      NC   NC    NC    NC    NC    NC

F      NC   NC    NC    NC    NC    NC

G      NC   NC    NC    NC    NC    NC

H      NC   I/O0  NC    NC    NC    VDD

J      NC   I/O1  NC    VDD   I/O5  I/O7

K      VSS  I/O2  I/O3  I/O4  I/O6  VSS

L  DU                                     DU

M  DU                                     DU

                                              AI09366b

                                              11/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 7. FBGA55 Connections, x16 devices (Top view through package)

          1   2     3     4      5      6      7                      8

       A  DU                                                          DU

       B                                                              DU

       C      WP    AL    VSS    E      W      RB

       D      NC    R     CL     NC     NC     NC

       E      NC    NC    NC     NC     NC     NC

       F      NC    NC    NC     NC     NC     NC

       G      NC    NC    NC     I/O5   I/O7   NC

       H      I/O8  I/O1  I/O10  I/O12  I/O14  VDD

       J      I/O0  I/O9  I/O3   VDD    I/O6   I/O15

       K      VSS   I/O2  I/O11  I/O4   I/O13  VSS

       L  DU                                                          DU

       M  DU                                                          DU

                                                                          AI09365b

12/57
                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 8. FBGA63 Connections, x8 devices (Top view through package)

   1   2   3    4     5     6     7     8     9   10

A  DU  DU                                     DU  DU

B  DU                                         DU  DU

C          WP   AL    VSS   E     W     RB

D          NC   R     CL    NC    NC    NC

E          NC   NC    NC    NC    NC    NC

F          NC   NC    NC    NC    NC    NC

G          NC   NC    NC    NC    NC    NC

H          NC   I/O0  NC    NC    NC    VDD

J          NC   I/O1  NC    VDD   I/O5  I/O7

K          VSS  I/O2  I/O3  I/O4  I/O6  VSS

L  DU  DU                                     DU  DU

M  DU  DU                                     DU  DU

                                                      AI07586B

                                                      13/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 9. FBGA63 Connections, x16 devices (Top view through package)

       1   2   3     4     5      6      7      8                     9   10

A      DU  DU                                                         DU  DU

B      DU                                                             DU  DU

C              WP    AL    VSS    E      W      RB

D              NC    R     CL     NC     NC     NC

E              NC    NC    NC     NC     NC     NC

F              NC    NC    NC     NC     NC     NC

G              NC    NC    NC     I/O5   I/O7   NC

H              I/O8  I/O1  I/O10  I/O12  I/O14  VDD

J              I/O0  I/O9  I/O3   VDD    I/O6   I/O15

K              VSS   I/O2  I/O11  I/O4   I/O13  VSS

L      DU  DU                                                         DU  DU

M      DU  DU                                                         DU  DU

                                                                              AI07560B

14/57
                                           NAND128-A, NAND256-A, NAND512-A, NAND01G-A

MEMORY ARRAY ORGANIZATION                               The Bad Block Information is written prior to ship-
                                                        ping (refer to Bad Block Management section for
The memory array is made up of NAND structures          more details).
where 16 cells are connected in series.
                                                        Table 4. shows the minimum number of valid
The memory array is organized in blocks where           blocks in each device. The values shown include
each block contains 32 pages. The array is split        both the Bad Blocks that are present when the de-
into two areas, the main area and the spare area.       vice is shipped and the Bad Blocks that could de-
The main area of the array is used to store data        velop later on.
whereas the spare area is typically used to store
Error correction Codes, software flags or Bad           These blocks need to be managed using Bad
Block identification.                                   Blocks Management, Block Replacement or Error
                                                        Correction Codes (refer to SOFTWARE ALGO-
In x8 devices the pages are split into a main area      RITHMS section).
with two half pages of 256 Bytes each and a spare
area of 16 Bytes. In the x16 devices the pages are      Table 4. Valid Blocks
split into a 256 Word main area and an 8 Word
spare area. Refer to Figure 10., Memory Array Or-       Density of Device           Min            Max
ganization.                                                                                        8192
                                                               1Gbit                8032           4096
Bad Blocks                                                                                         2048
                                                               512Mbits             4016           1024
The NAND Flash 528 Byte/ 264 Word Page devic-
es may contain Bad Blocks, that is blocks that con-            256Mbits             2008
tain one or more invalid bits whose reliability is not
guaranteed. Additional Bad Blocks may develop                  128Mbits             1004
during the lifetime of the device.

Figure 10. Memory Array Organization

          x8 DEVICES                                                       x16 DEVICES

       Block = 32 Pages                                                  Block = 32 Pages
       Page = 528 Bytes (512+16)                                         Page = 264 Words (256+8)

                                           Spare Area                                            Spare Area

       1st half Page 2nd half Page                                    Main Area
         (256 bytes) (256 bytes)

Block                                                   Block
Page                                                    Page

                                           8 bits                                                16 bits
                                                                                                 16 bits
       512 Bytes                      16                              256 Words        8
                                    Bytes                                           Words

       Page Buffer, 512 Bytes                                            Page Buffer, 264 Words
             512 Bytes By1t6es
                                           8 bits                        256 Words  Wo8rds

                                                                                                             AI07587

                                                                                                             15/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

SIGNAL DESCRIPTIONS                                    tions. Data is valid tRLQV after the falling edge of R.
                                                       The falling edge of R also increments the internal
See Figure 2., Logic Diagram, and Table                column address counter by one.
3., Signal Names, for a brief overview of the sig-
nals connected to this device.                         Write Enable (W). The Write Enable input, W,
                                                       controls writing to the Command Interface, Input
Inputs/Outputs (I/O0-I/O7). Input/Outputs 0 to 7       Address and Data latches. Both addresses and
are used to input the selected address, output the     data are latched on the rising edge of Write En-
data during a Read operation or input a command        able.
or data during a Write operation. The inputs are
latched on the rising edge of Write Enable. I/O0-I/    During power-up and power-down a recovery time
O7 are left floating when the device is deselected     of 1s (min) is required before the Command Inter-
or the outputs are disabled.                           face is ready to accept a command. It is recom-
                                                       mended to keep Write Enable high during the
Inputs/Outputs (I/O8-I/O15). Input/Outputs 8 to        recovery time.
15 are only available in x16 devices. They are
used to output the data during a Read operation or     Write Protect (WP). The Write Protect pin is an
input data during a Write operation. Command and       input that gives a hardware protection against un-
Address Inputs only require I/O0 to I/O7.              wanted program or erase operations. When Write
                                                       Protect is Low, VIL, the device does not accept any
The inputs are latched on the rising edge of Write     program or erase operations.
Enable. I/O8-I/O15 are left floating when the de-
vice is deselected or the outputs are disabled.        It is recommended to keep the Write Protect pin
                                                       Low, VIL, during power-up and power-down.
Address Latch Enable (AL). The Address Latch
Enable activates the latching of the Address inputs    Ready/Busy (RB). The Ready/Busy output, RB,
in the Command Interface. When AL is high, the         is an open-drain output that can be used to identify
inputs are latched on the rising edge of Write En-     if the P/E/R Controller is currently active.
able.
                                                       When Ready/Busy is Low, VOL, a read, program or
Command Latch Enable (CL). The Command                 erase operation is in progress. When the operation
Latch Enable activates the latching of the Com-        completes Ready/Busy goes High, VOH.
mand inputs in the Command Interface. When CL          The use of an open-drain output allows the Ready/
is high, the inputs are latched on the rising edge of  Busy pins from several memories to be connected
Write Enable.                                          to a single pull-up resistor. A Low will then indicate
                                                       that one, or more, of the memories is busy.
Chip Enable (E). The Chip Enable input acti-
vates the memory control logic, input buffers, de-     Refer to the Ready/Busy Signal Electrical Charac-
coders and sense amplifiers. When Chip Enable is       teristics section for details on how to calculate the
low, VIL, the device is selected.                      value of the pull-up resistor.
While the device is busy programming or erasing,
Chip Enable transitions to High, VIH, are ignored      VDD Supply Voltage. VDD provides the power
and the device does not revert to the Standby          supply to the internal core of the memory device.
mode.                                                  It is the main power supply for all operations (read,
                                                       program and erase).
While the device is busy reading:
                                                       An internal voltage detector disables all functions
the Chip Enable input should be held Low              whenever VDD is below 2.5V (for 3V devices) or
     during the whole busy time (tBLBH1) for           1.5V (for 1.8V devices) to protect the device from
     devices that do not present the Chip Enable       any involuntary program/erase during power-tran-
     Don't Care option. Otherwise, the read            sitions.
     operation in progress is interrupted and the
     device reverts to the Standby mode.               Each device in a system should have VDD decou-
                                                       pled with a 0.1F capacitor. The PCB track widths
for devices that feature the Chip Enable Don't        should be sufficient to carry the required program
     Care option, Chip Enable going High during        and erase currents
     the busy time (tBLBH1) will not interrupt the
     read operation and the device will not revert to  VSS Ground. Ground, VSS, is the reference for
     the Standby mode.                                 the power supply. It must be connected to the sys-
                                                       tem ground.
Read Enable (R). The Read Enable, R, controls
the sequential data output during Read opera-

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                                   NAND128-A, NAND256-A, NAND512-A, NAND01G-A

BUS OPERATIONS                                                      Data is accepted only when Chip Enable is Low,
                                                                    Address Latch Enable is Low, Command Latch
There are six standard bus operations that control                  Enable is Low and Read Enable is High. The data
the memory. Each of these is described in this                      is latched on the rising edge of the Write Enable
section, see Table 5., Bus Operations, for a sum-                   signal. The data is input sequentially using the
mary.                                                               Write Enable signal.
                                                                    See Figure 25. and Table 20. and Table 21. for de-
Command Input                                                       tails of the timings requirements.

Command Input bus operations are used to give                       Data Output
commands to the memory. Command are accept-
ed when Chip Enable is Low, Command Latch En-                       Data Output bus operations are used to read: the
able is High, Address Latch Enable is Low and                       data in the memory array, the Status Register, the
Read Enable is High. They are latched on the ris-                   Electronic Signature and the Serial Number.
ing edge of the Write Enable signal.                                Data is output when Chip Enable is Low, Write En-
Only I/O0 to I/O7 are used to input commands.                       able is High, Address Latch Enable is Low, and
See Figure 23. and Table 20. for details of the tim-                Command Latch Enable is Low.
ings requirements.                                                  The data is output sequentially using the Read En-
                                                                    able signal.
Address Input                                                       See Figure 26. and Table 21. for details of the tim-
                                                                    ings requirements.
Address Input bus operations are used to input the
memory address. Three bus cycles are required to                    Write Protect
input the addresses for the 128Mb and 256Mb de-
vices and four bus cycles are required to input the                 Write Protect bus operations are used to protect
addresses for the 512Mb and 1Gb devices (refer                      the memory against program or erase operations.
to Tables 6 and 7, Address Insertion).                              When the Write Protect signal is Low the device
The addresses are accepted when Chip Enable is                      will not accept program or erase operations and so
Low, Address Latch Enable is High, Command                          the contents of the memory array cannot be al-
Latch Enable is Low and Read Enable is High.                        tered. The Write Protect signal is not latched by
They are latched on the rising edge of the Write                    Write Enable to ensure protection even during
Enable signal. Only I/O0 to I/O7 are used to input                  power-up.
addresses.
See Figure 24. and Table 20. for details of the tim-                Standby
ings requirements.
                                                                    When Chip Enable is High the memory enters
Data Input                                                          Standby mode, the device is deselected, outputs
                                                                    are disabled and power consumption is reduced.
Data Input bus operations are used to input the
data to be programmed.

Table 5. Bus Operations

Bus Operation  E         AL   CL   R                                W  WP    I/O0 - I/O7  I/O8 - I/O15(1)
                                                                             Command              X
Command Input  VIL       VIL  VIH  VIH Rising X(2)                            Address             X
                                                                             Data Input
Address Input  VIL       VIH  VIL  VIH Rising                          X    Data Output     Data Input
                                                                                           Data Output
Data Input     VIL       VIL  VIL  VIH Rising                          X           X
                                                                                   X              X
Data Output    VIL       VIL  VIL Falling VIH                          X                          X

Write Protect  X         X    X    X                                X  VIL

Standby        VIH       X    X    X                                X  X

Note: 1. Only for x16 devices.
        2. WP must be VIH when issuing a program or erase command.

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NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Table 6. Address Insertion, x8 Devices

Bus Cycle I/O7  I/O6                             I/O5        I/O4           I/O3           I/O2  I/O1  I/O0
                                                                                            A2   A1     A0
1st     A7           A6                          A5          A4             A3             A11   A10    A9
                                                                                           A19   A18   A17
2nd     A16     A15                              A14         A13            A12            VIL   A26   A25

3rd     A24     A23                              A22         A21            A20

4th(4)  VIL          VIL                         VIL         VIL            VIL

Note: 1. A8 is set Low or High by the 00h or 01h Command, see Pointer Operations section.
        2. Any additional address input cycles will be ignored.
        3. The 4th cycle is only required for 512Mb and 1Gb devices.

Table 7. Address Insertion, x16 Devices

Bus    I/O8-   I/O7                       I/O6        I/O5           I/O4        I/O3     I/O2  I/O1  I/O0
Cycle   I/O15                                                          A4          A3       A2    A1    A0
                                                                      A13         A12      A11   A10    A9
1st     X       A7                         A6          A5             A21         A20      A19   A18   A17
                                                                      VIL         VIL      VIL   A26   A25
2nd     X       A16                        A15         A14

3rd     X       A24                        A23         A22

4th(4)  X       VIL                        VIL         VIL

Note: 1. A8 is Don't Care in x16 devices.
        2. Any additional address input cycles will be ignored.
        3. The 01h Command is not used in x16 devices.
        4. The 4th cycle is only required for 512Mb and 1Gb devices.

Table 8. Address Definitions                                                                         Definition
                                                                                                 Column Address
                                 Address
                                  A0 - A7                                                          Page Address
                                 A9 - A26                                                        Address in Block
                                 A9 - A13
                                A14 - A26                                                          Block Address
                                                                      A8 is set Low or High by the 00h or 01h Command, and is
                                     A8
                                                                                           Don't Care in x16 devices

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                           NAND128-A, NAND256-A, NAND512-A, NAND01G-A

COMMAND SET                                            mand Register. The two-step command
                                                       sequences for program and erase operations are
All bus write operations to the device are interpret-  imposed to maximize data security.
ed by the Command Interface. The Commands
are input on I/O0-I/O7 and are latched on the rising   The Commands are summarized in Table
edge of Write Enable when the Command Latch            9., Commands.
Enable signal is high. Device operations are se-
lected by writing specific commands to the Com-

Table 9. Commands

                                   Bus Write Operations(1)                   Command accepted
                                                                                  during busy
             Command

                           1st CYCLE                   2nd CYCLE  3rd CYCLE

Read A                     00h                         -          -

Read B                     01h(2)                      -          -

Read C                     50h                         -          -

Read Electronic Signature  90h                         -          -

Read Status Register       70h                         -          -          Yes

Page Program               80h                         10h        -

Copy Back Program          00h                         8Ah        10h

Block Erase                60h                         D0h        -

Reset                      FFh                         -          -          Yes

Note: 1. The bus cycles are only shown for issuing the codes. The cycles required to input the addresses or input/output data are not shown.
        2. Any undefined command sequence will be ignored by the device.

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NAND128-A, NAND256-A, NAND512-A, NAND01G-A

DEVICE OPERATIONS                                            second half of the main area) that is Bytes 256
                                                             to 511.
Pointer Operations
                                                        In both the x8 and x16 devices the Read C com-
As the NAND Flash memories contain two differ-          mand (50h), acts as a pointer to Area C (the spare
ent areas for x16 devices and three different areas     memory area) that is Bytes 512 to 527 or Words
for x8 devices (see Figure 11.) the read command        256 to 263.
codes (00h, 01h, 50h) are used to act as pointers
to the different areas of the memory array (they se-    Once the Read A and Read C commands have
lect the most significant column address).              been issued the pointer remains in the respective
                                                        areas until another pointer code is issued. Howev-
The Read A and Read B commands act as point-            er, the Read B command is effective for only one
ers to the main memory area. Their use depends          operation, once an operation has been executed
on the bus width of the device.                         in Area B the pointer returns automatically to Area
                                                        A.
In x16 devices the Read A command (00h)
     sets the pointer to Area A (the whole of the       The pointer operations can also be used before a
     main area) that is Words 0 to 255.                 program operation, that is the appropriate code
                                                        (00h, 01h or 50h) can be issued before the pro-
In x8 devices the Read A command (00h) sets            gram command 80h is issued (see Figure 12.).
     the pointer to Area A (the first half of the main
     area) that is Bytes 0 to 255, and the Read B
     command (01h) sets the pointer to Area B (the

Figure 11. Pointer Operations

                     x8 Devices                            x16 Devices

            Area A   Area B         Area C                  Area A        Area C
             (00h)    (01h)          (50h)                   (00h)         (50h)

       Bytes 0- 255  Bytes 256-511  Bytes 512           Words 0- 255    Words 256
                                       -527                                 -263

       A             B              C Page Buffer       A               C Page Buffer

                         Pointer                            Pointer
                     (00h,01h,50h)                         (00h,50h)

                                                                                   AI07592

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                             NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 12. Pointer Operations for Programming

                             AREA A

I/O  00h 80h  Address        Data Input 10h    00h 80h  Address  Data Input 10h
               Inputs                                    Inputs

     Areas A, B, C can be programmed depending on how much data is input. Subsequent 00h commands can be omitted.

                             AREA B

I/O  01h 80h  Address        Data Input 10h    01h 80h  Address  Data Input 10h
               Inputs                                    Inputs

Areas B, C can be programmed depending on how much data is input. The 01h command must be re-issued before each program.

                             AREA C

I/O  50h 80h  AIdndpruetsss  Data Input 10h    50h 80h  Address  Data Input 10h
                                                         Inputs

              Only Areas C can be programmed. Subsequent 50h commands can be omitted.

                                                                                                                   ai07591

                                                                                                                   21/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Read Memory Array                                    Once a read command is issued three types of op-
                                                     erations are available: Random Read, Page Read
Each operation to read the memory area starts        and Sequential Row Read.
with a pointer operation as shown in the Pointer
Operations section. Once the area (main or spare)    Random Read. Each time the command is is-
has been selected using the Read A, Read B or        sued the first read is Random Read.
Read C commands four bus cycles (for 512Mb
and 1Gb devices) or three bus cycles (for 128Mb      Page Read. After the Random Read access the
and 256Mb devices) are required to input the ad-     page data is transferred to the Page Buffer in a
dress (refer to Table 6.) of the data to be read.    time of tWHBH (refer to Table 21. for value). Once
                                                     the transfer is complete the Ready/Busy signal
The device defaults to Read A mode after power-      goes High. The data can then be read out sequen-
up or a Reset operation.                             tially (from selected column address to last column
                                                     address) by pulsing the Read Enable signal.
When reading the spare area addresses:
                                                     Sequential Row Read. After the data in last col-
A0 to A3 (x8 devices)                               umn of the page is output, if the Read Enable sig-
                                                     nal is pulsed and Chip Enable remains Low then
A0 to A2 (x16 devices)                              the next page is automatically loaded into the
                                                     Page Buffer and the read operation continues. A
are used to set the start address of the spare area  Sequential Row Read operation can only be used
while addresses:                                     to read within a block. If the block changes a new
                                                     read command must be issued.
A4 to A7 (x8 devices)
                                                     Refer to Figure 15. and Figure 16. for details of Se-
A3 to A7 (x16 devices)                              quential Row Read operations.

are ignored.                                         To terminate a Sequential Row Read operation set
                                                     the Chip Enable signal to High for more than tEHEL.
Once the Read A or Read C commands have              Sequential Row Read is not available when the
been issued they do not need to be reissued for      Chip Enable Don't Care option is enabled.
subsequent read operations as the pointer re-
mains in the respective area. However, the Read
B command is effective for only one operation,
once an operation has been executed in Area B
the pointer returns automatically to Area A and so
another Read B command is required to start an-
other read operation in Area B.

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                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 13. Read (A,B,C) Operations

              CL
                E
               W

              AL

R

                                                     tBLBH1
                                                     (read)

RB

I/O          00h/    Address Input                                        Data Output (sequentially)
           01h/ 50h

           Command                                           Busy
             Code

                                                                                                                  ai07595

Figure 14. Read Block Diagrams

           Read A Command, X8 Devices                                     Read A Command, X16 Devices

           Area A    Area B Area C                                                  Area A            Area C
                                                                                  (main area)         (Spare)
           (1st half Page) (2nd half Page) (Spare)

A9-A26(1)                                                    A9-A26(1)

A0-A7                                                        A0-A7

           Read B Command, X8 Devices                                     Read C Command, X8/x16 Devices

           Area A    Area B Area C                                        Area A  Area A/ B Area C
                                                                                                  (Spare)
           (1st half Page) (2nd half Page) (Spare)

A9-A26(1)                                                    A9-A26(1)

A0-A7                                                         A0-A3 (x8)
                                                             A0-A2 (x16)

                                                                          A4-A7 (x8), A3-A7 (x16) are don't care

                                                                                                                  AI07596

Note: 1. Highest address depends on device density.

                                                                                                                  23/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 15. Sequential Row Read Operations

                        tBLBH1                                   tBLBH1                  tBLBH1

                        (Read Busy time)

       RB

                                          Busy                           Busy                    Busy

       I/O      00h/    Address Inputs                      1st                     2nd                     Nth
              01h/ 50h                                 Page Output             Page Output             Page Output

              Command                                                                                                          ai07597
                Code

Figure 16. Sequential Row Read Block Diagrams

              Read A Command, x8 Devices                                 Read A Command, x16 Devices

              Area A    Area B Area C                                                      Area A      Area C
                                                                                         (main area)   (Spare)
              (1st half Page) (2nd half Page) (Spare)

       Block                                           1st page  Block                                          1st page
                                                                                                                2nd page
                                                       2nd page
                                                       Nth page                                                 Nth page

              Read B Command, x8 Devices                                 Read C Command, x8/x16 Devices

              Area A    Area B Area C                                            Area A  Area A/ B Area C
                                                                 Block                                   (Spare)
              (1st half Page) (2nd half Page) (Spare)
                                                                                                                   1st page
       Block                                           1st page                                                    2nd page
                                                       2nd page                                                    Nth page

                                                       Nth page

                                                                                                                             AI07598

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                   NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Page Program                                        3. the data is then input (up to 528 Bytes/ 264
                                                         Words) and loaded into the Page Buffer
The Page Program operation is the standard oper-
ation to program data to the memory array.          4. one bus cycle is required to issue the confirm
                                                         command to start the P/E/R Controller.
The main area of the memory array is pro-
grammed by page, however partial page program-      5. The P/E/R Controller then programs the data
ming is allowed where any number of bytes (1 to          into the array.
528) or words (1 to 264) can be programmed.
                                                    Once the program operation has started the Sta-
The maximum number of consecutive partial page      tus Register can be read using the Read Status
program operations allowed in the same page is      Register command. During program operations
three. After exceeding this a Block Erase com-      the Status Register will only flag errors for bits set
mand must be issued before any further program      to '1' that have not been successfully programmed
operations can take place in that page.             to '0'.

Before starting a Page Program operation a Point-   During the program operation, only the Read Sta-
er operation can be performed to point to the area  tus Register and Reset commands will be accept-
to be programmed. Refer to the Pointer Opera-       ed, all other commands will be ignored.
tions section and Figure 12. for details.
                                                    Once the program operation has completed the P/
Each Page Program operation consists of five        E/R Controller bit SR6 is set to `1' and the Ready/
steps (see Figure 17.):                             Busy signal goes High.

1. one bus cycle is required to setup the Page      The device remains in Read Status Register mode
     Program command                                until another valid command is written to the Com-
                                                    mand Interface.
2. four bus cycles are then required to input the
     program address (refer to Table 6.)

Figure 17. Page Program Operation

                                                                                                         tBLBH2

                                                                                                                          (Program Busy time)

RB

                                                                                                                                               Busy

I/O  80h           Address Inputs                   Data Input  10h                                                                                  70h SR0

     Page Program                                               Confirm                                                                              Read Status Register
      Setup Code                                                 Code

                                                                                                                                                                                                                        ai07566

Note: Before starting a Page Program operation a Pointer operation can be performed. Refer to Pointer Operations section for details.

                                                                                                                                                                           25/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Copy Back Program                                                           2. When the device returns to the ready state
                                                                                 (Ready/Busy High), the second bus write
The Copy Back Program operation is used to copy                                  cycle of the command is given with the 4 bus
the data stored in one page and reprogram it in an-                              cycles to input the target page address. Refer
other page.                                                                      to Table 10. for the addresses that must be the
                                                                                 same for the Source and Target pages.
The Copy Back Program operation does not re-
quire external memory and so the operation is                               3. Then the confirm command is issued to start
faster and more efficient because the reading and                                the P/E/R Controller.
loading cycles are not required. The operation is
particularly useful when a portion of a block is up-                        After a Copy Back Program operation, a partial-
dated and the rest of the block needs to be copied                          page program is not allowed in the target page un-
to the newly assigned block.                                                til the block has been erased.

If the Copy Back Program operation fails an error                           See Figure 18. for an example of the Copy Back
is signalled in the Status Register. However as the                         operation.
standard external ECC cannot be used with the
Copy Back operation bit error due to charge loss                            Table 10. Copy Back Program Addresses
cannot be detected. For this reason it is recom-
mended to limit the number of Copy Back opera-                              Density                  Same Address for Source and
tions on the same data and or to improve the                                                                     Target Pages
performance of the ECC.
                                                                            128 Mbit                 A23
The Copy Back Program operation requires three
steps:                                                                      256 Mbit                 A24

1. The source page must be read using the Read                              512 Mbit                 A25
     A command (one bus write cycle to setup the
     command and then 4 bus write cycles to input                           512 Mbit DD(1)           A24, A25
     the source page address). This operation
     copies all 264 Words/ 528 Bytes from the page                          1 Gbit DD(1)             A25, A26
     into the Page Buffer.
                                                                            Note: 1. DD = Dual Die.
Figure 18. Copy Back Operation

                                           tBLBH1                                   tBLBH2

                                               (Read Busy time)             (Program Busy time)

RB

I/O    00h        Source                                         8Ah             Target     10h  Busy
             Address Inputs                                                 Address Inputs                        70h SR0

       Read                                                      Copy Back                                Read Status Register
       Code                                                         Code

                                                                                                                                ai07590b

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                                 NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Block Erase                                                 are required to input the block address. The
                                                            first cycle (A0 to A7) is not required as only
Erase operations are done one block at a time. An           addresses A14 to A26 (highest address
erase operation sets all of the bits in the ad-             depends on device density) are valid, A9 to
dressed block to `1'. All previous data in the block        A13 are ignored. In the last address cycle I/O2
is lost.                                                    to I/O7 must be set to VIL.
An erase operation consists of three steps (refer to
Figure 19.):                                           3. One bus cycle is required to issue the confirm
1. One bus cycle is required to setup the Block             command to start the P/E/R Controller.

     Erase command.                                    Once the erase operation has completed the Sta-
2. Only three bus cycles for 512Mb and 1Gb             tus Register can be checked for errors.

     devices, or two for 128Mb and 256Mb devices

Figure 19. Block Erase Operation

RB                                                         tBLBH3

                                                       (Erase Busy time)

                                                            Busy

I/O  60h          Block Address    D0h                                          70h SR0
                       Inputs    Confirm                                  Read Status Register
                                  Code
     Block Erase                                                                                                 ai07593
     Setup Code

Reset                                                  If the device has already been reset then the new
                                                       Reset command will not be accepted.
The Reset command is used to reset the Com-
mand Interface and Status Register. If the Reset       The Ready/Busy signal goes Low for tBLBH4 after
command is issued during any operation, the op-        the Reset command is issued. The value of tBLBH4
eration will be aborted. If it was a program or erase  depends on the operation that the device was per-
operation that was aborted, the contents of the        forming when the command was issued, refer to
memory locations being modified will no longer be      Table 21. for the values.
valid as the data will be partially programmed or
erased.

                                                                          27/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Read Status Register                                The Status Register bits are summarized in Table
                                                    11., Status Register Bits. Refer to Table 11. in
The device contains a Status Register which pro-    conjunction with the following text descriptions.
vides information on the current or previous Pro-
gram or Erase operation. The various bits in the    Write Protection Bit (SR7). The Write Protection
Status Register convey information and errors on    bit can be used to identify if the device is protected
the operation.                                      or not. If the Write Protection bit is set to `1' the de-
                                                    vice is not protected and program or erase opera-
The Status Register is read by issuing the Read     tions are allowed. If the Write Protection bit is set
Status Register command. The Status Register in-    to `0' the device is protected and program or erase
formation is present on the output data bus (I/O0-  operations are not allowed.
I/O7) on the falling edge of Chip Enable or Read
Enable, whichever occurs last. When several         P/E/R Controller Bit (SR6). The Program/Erase/
memories are connected in a system, the use of      Read Controller bit indicates whether the P/E/R
Chip Enable and Read Enable signals allows the      Controller is active or inactive. When the P/E/R
system to poll each device separately, even when    Controller bit is set to `0', the P/E/R Controller is
the Ready/Busy pins are common-wired. It is not     active (device is busy); when the bit is set to `1', the
necessary to toggle the Chip Enable or Read En-     P/E/R Controller is inactive (device is ready).
able signals to update the contents of the Status
Register.                                           Error Bit (SR0). The Error bit is used to identify if
                                                    any errors have been detected by the P/E/R Con-
After the Read Status Register command has          troller. The Error Bit is set to '1' when a program or
been issued, the device remains in Read Status      erase operation has failed to write the correct data
Register mode until another command is issued.      to the memory. If the Error Bit is set to `0' the oper-
Therefore if a Read Status Register command is      ation has completed successfully.
issued during a Random Read cycle a new read
command must be issued to continue with a Page      SR5, SR4, SR3, SR2 and SR1 are Reserved.
Read or Sequential Row Read operation.

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                                     NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Table 11. Status Register Bits

Bit            Name                  Logic Level                                   Definition
                                           '1'             Not Protected
SR7            Write Protection            '0'             Protected
                                           '1'             P/E/R C inactive, device ready
       SR6     Program/ Erase/ Read        '0'             P/E/R C active, device busy
                       Controller
   SR5, SR4,           Reserved      Don't Care
SR3, SR2, SR1
                    Generic Error                     `1'  Error operation failed
       SR0

                                                      `0'  No Error operation successful

Read Electronic Signature                                  Table 12. Electronic Signature

The device contains a Manufacturer Code and De-            Part Number  Manufacturer              Device code
vice Code. To read these codes two steps are re-                             Code
quired:                                                                                                 33h
                                                           NAND128R3A                                   73h
1. first use one Bus Write cycle to issue the Read                                           20h      0043h
     Electronic Signature command (90h)                                                               0053h
                                                           NAND128W3A                                   35h
2. then perform two Bus Read operations the                                                           75h
     first will read the Manufacturer Code and the         NAND128R4A   0020h                         0045h
     second, the Device Code. Further Bus Read             NAND128W4A                                 0055h
     operations will be ignored.                                                                        36h
                                                           NAND256R3A                                   76h
Refer to Table 12., Electronic Signature, for infor-                                         20h      0046h
mation on the addresses.                                                                              0056h
                                                           NAND256W3A                                   39h
                                                                                                        79h
                                                           NAND256R4A   0020h                         0049h
                                                           NAND256W4A                                 0059h

                                                           NAND512R3A
                                                                                             20h

                                                           NAND512W3A

                                                           NAND512R4A   0020h
                                                           NAND512W4A

                                                           NAND01GR3A
                                                                                             20h

                                                           NAND01GW3A

                                                           NAND01GR4A   0020h
                                                           NAND01GW4A

                                                                                                  29/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

SOFTWARE ALGORITHMS                                  attempts to program or erase them will give errors
                                                     in the Status Register.
This section gives information on the software al-
gorithms that ST recommends to implement to          As the failure of a page program operation does
manage the Bad Blocks and extend the lifetime of     not affect the data in other pages in the same
the NAND device.                                     block, the block can be replaced by re-program-
                                                     ming the current data and copying the rest of the
NAND Flash memories are programmed and               replaced block to an available valid block. The
erased by Fowler-Nordheim tunneling using a high     Copy Back Program command can be used to
voltage. Exposing the device to a high voltage for   copy the data to a valid block.
extended periods can cause the oxide layer to be
damaged. For this reason, the number of program      See the "Copy Back Program" section for more de-
and erase cycles is limited (see Table 14. for val-  tails.
ue) and it is recommended to implement Garbage
Collection, a Wear-Leveling Algorithm and an Er-     Refer to Table 13. for the recommended proce-
ror Correction Code, to extend the number of pro-    dure to follow if an error occurs during an opera-
gram and erase cycles and increase the data          tion.
retention.
                                                     Table 13. Block Failure
To help integrate a NAND memory into an applica-
tion ST Microelectronics can provide:                Operation        Recommended Procedure

File System OS Native reference software,           Erase                    Block Replacement
     which supports the basic commands of file
     management.                                     Program          Block Replacement or ECC

Contact the nearest ST Microelectronics sales of-    Read                     ECC
fice for more details.
                                                     Figure 20. Bad Block Management Flowchart
Bad Block Management
                                                     START
Devices with Bad Blocks have the same quality
level and the same AC and DC characteristics as      Block Address =            Increment
devices where all the blocks are valid. A Bad Block        Block 0            Block Address
does not affect the performance of valid blocks be-
cause it is isolated from the bit line and common           Data      NO           Update
source line by a select transistor.                                           Bad Block table
                                                            = FFh?
The devices are supplied with all the locations in-
side valid blocks erased (FFh). The Bad Block In-               YES
formation is written prior to shipping. Any block
where the 6th Byte/ 1st Word in the spare area of           Last      NO
the 1st page does not contain FFh is a Bad Block.
                                                            block?
The Bad Block Information must be read before
any erase is attempted as the Bad Block Informa-                YES
tion may be erased. For the system to be able to
recognize the Bad Blocks based on the original in-          END
formation it is recommended to create a Bad Block
table following the flowchart shown in Figure 20.                                                AI07588C

Block Replacement

Over the lifetime of the device additional Bad
Blocks may develop. In this case the block has to
be replaced by copying the data to a valid block.
These additional Bad Blocks can be identified as

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                                         NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 21. Garbage Collection

                               Old Area                 New Area (After GC)

Valid                                     Free
Page                                      Page
Invalid                                  (Erased)
Page

                                                                             AI07599B

Garbage Collection                                      Error Correction Code

When a data page needs to be modified, it is faster     An Error Correction Code (ECC) can be imple-
to write to the first available page, and the previous  mented in the Nand Flash memories to identify
page is marked as invalid. After several updates it     and correct errors in the data.
is necessary to remove invalid pages to free some       For every 2048 bits in the device it is recommend-
memory space.                                           ed to implement 22 bits of ECC (16 bits for line par-
                                                        ity plus 6 bits for column parity).
To free this memory space and allow further pro-        An ECC model is available in VHDL or Verilog.
gram operations it is recommended to implement          Contact the nearest ST Microelectronics sales of-
a Garbage Collection algorithm. In a Garbage Col-       fice for more details.
lection software the valid pages are copied into a
free area and the block containing the invalid pag-     Figure 22. Error Detection
es is erased (see Figure 21.).
                                                        New ECC generated
Wear-leveling Algorithm                                       during read

For write-intensive applications, it is recommend-      XOR previous ECC
ed to implement a Wear-leveling Algorithm to               with new ECC
monitor and spread the number of write cycles per
block.                                                  All results      NO  >1 bit           NO

In memories that do not use a Wear-Leveling Algo-       = zero?              = zero?
rithm not all blocks get used at the same rate.
Blocks with long-lived data do not endure as many       YES                  YES
write cycles as the blocks with frequently-changed
data.                                                   22 bit data = 0      11 bit data = 1      1 bit data = 1

The Wear-leveling Algorithm ensures that equal          No Error             Correctable          ECC Error
use is made of all the available write cycles for                                Error
each block. There are two wear-leveling levels:
                                                                                                  ai08332
First Level Wear-leveling, new data is
     programmed to the free blocks that have had
     the fewest write cycles

Second Level Wear-leveling, long-lived data is
     copied to another block so that the original
     block can be used for more frequently-
     changed data.

The Second Level Wear-leveling is triggered when
the difference between the maximum and the min-
imum number of write cycles per block reaches a
specific threshold.

                                                                                                  31/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Hardware Simulation Models                         ior of the I/O buffers and electrical characteristics
                                                   of Flash devices.
Behavioral simulation models. Denali Software
Corporation models are platform independent        These models provide information such as AC
functional models designed to assist customers in  characteristics, rise/fall times and package me-
performing entire system simulations (typical      chanical data, all of which are measured or simu-
VHDL/Verilog). These models describe the logic     lated at voltage and temperature ranges wider
behavior and timings of NAND Flash devices, and    than those allowed by target specifications.
so allow software to be developed before hard-
ware.                                              IBIS models are used to simulate PCB connec-
                                                   tions and can be used to resolve compatibility is-
IBIS simulations models. IBIS (I/O Buffer Infor-   sues when upgrading devices. They can be
mation Specification) models describe the behav-   imported into SPICETOOLS.

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                                            NAND128-A, NAND256-A, NAND512-A, NAND01G-A

PROGRAM AND ERASE TIMES AND ENDURANCE CYCLES

The Program and Erase times and the number of
Program/ Erase cycles per block are shown in Ta-
ble 14.

Table 14. Program, Erase Times and Program Erase Endurance Cycles

                                                            NAND Flash

                  Parameters                                                            Unit

                                              Min           Typ                Max       s
                                                                                         ms
Page Program Time                                           200                500     cycles
                                                                                       years
Block Erase Time                                            2                  3

Program/Erase Cycles (per block)              100,000

Data Retention                                         10

MAXIMUM RATING                                             not implied. Exposure to Absolute Maximum Rat-
                                                           ing conditions for extended periods may affect de-
Stressing the device above the ratings listed in Ta-       vice reliability. Refer also to the
ble 15., Absolute Maximum Ratings, may cause               STMicroelectronics SURE Program and other rel-
permanent damage to the device. These are                  evant quality documents.
stress ratings only and operation of the device at
these or any other conditions above those indicat-
ed in the Operating sections of this specification is

Table 15. Absolute Maximum Ratings

                                                                        Value

Symbol                             Parameter                                           Unit

                                                               Min             Max

TBIAS              Temperature Under Bias                      50            125     C

TSTG               Storage Temperature                         65            150     C

VIO (1)                                       1.8V devices      0.6              2.7  V

                   Input or Output Voltage

                                              3 V devices       0.6              4.6  V

VDD                                           1.8V devices      0.6              2.7  V
                                              3 V devices       0.6
                   Supply Voltage

                                                                                  4.6  V

Note: 1. Minimum Voltage may undershoot to 2V for less than 20ns during transitions on input and I/O pins. Maximum voltage may over-
            shoot to VDD + 2V for less than 20ns during transitions on I/O pins.

                                                                                          33/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

DC AND AC PARAMETERS                                           ment Conditions summarized in Table
                                                               16., Operating and AC Measurement Conditions.
This section summarizes the operating and mea-                 Designers should check that the operating condi-
surement conditions, and the DC and AC charac-                 tions in their circuit match the measurement condi-
teristics of the device. The parameters in the DC              tions when relying on the quoted parameters.
and AC characteristics Tables that follow, are de-
rived from tests performed under the Measure-

Table 16. Operating and AC Measurement Conditions

                                                                              NAND Flash

                       Parameter                                                             Units

                                                                         Min           Max     V
                                                                                               V
                                                 1.8V devices            1.7           1.95    C
                                                   3V devices                                  C
Supply Voltage (VDD)                                                     2.7           3.6     pF
Ambient Temperature (TA)                            Grade 1                                    pF
                                                    Grade 6                   0        70      pF
Load Capacitance (CL) (1 TTL GATE and CL)        1.8V devices                                  V
                                           3V devices (2.7 - 3.6V)       40           85      V
Input Pulses Voltages                      3V devices (3.0 - 3.6V)                             V
Input and Output Timing Ref. Voltages            1.8V devices                    30            V
Input Rise and Fall Times                          3V devices                                  ns
Output Circuit Resistors, Rref                   1.8V devices                    50            k
                                                   3V devices
                                                                                 100

                                                                              0        VDD

                                                                         0.4           2.4

                                                                                 0.9

                                                                                 1.5

                                                                                 5

                                                                                 8.35

Table 17. Capacitance

Symbol      Parameter                      Test Condition                Typ           Max   Unit

       CIN  Input Capacitance                                  VIN = 0V                10    pF

CI/O        Input/Output Capacitance                           VIL = 0V                10    pF

Note: TA = 25C, f = 1 MHz. CIN and CI/O are not 100% tested.

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                                             NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Table 18. DC Characteristics, 1.8V Devices

Symbol    Parameter                          Test Conditions     Min      Typ  Max Unit

IDD1                 Sequential                tRLRL minimum     -        8    15   mA
IDD2                    Read                 E=VIL, IOUT = 0 mA
          Operating

          Current    Program                 -                   -        8    15   mA

IDD3                 Erase                   -                   -        8    15   mA

                  Stand-By Current (CMOS)    E=VDD-0.2,          -        10   50   A
                                             WP=0/VDD
               128Mb, 256Mb, 512Mb devices                       -        20   100  A
IDD5

                  Stand-By Current (CMOS)

             512Mb and 1Gb Dual Die devices

ILI       Input Leakage Current              VIN= 0 to VDDmax    -        -    10  A

ILO       Output Leakage Current             VOUT= 0 to VDDmax   -        -    10  A

VIH       Input High Voltage                 -                   VDD-0.4  -    VDD+0.3 V

VIL       Input Low Voltage                  -                   -0.3     -    0.4  V

VOH       Output High Voltage Level          IOH = -100A        VDD-0.1  -    -    V

VOL       Output Low Voltage Level           IOL = 100A         -        -    0.1  V

IOL (RB)  Output Low Current (RB)            VOL = 0.2V          3        4         mA

VLKO      VDD Supply Voltage (Erase and      -                   -        -    1.5  V
                   Program lockout)

                                                                                    35/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Table 19. DC Characteristics, 3V Devices

Symbol    Parameter                          Test Conditions     Min   Typ  Max Unit

IDD1                 Sequential                tRLRL minimum     -     10   20   mA
IDD2                    Read                 E=VIL, IOUT = 0 mA
          Operating

          Current    Program                 -                   -     10   20   mA

IDD3                 Erase                   -                   -     10   20   mA

              Stand-by Current (TTL),                            -     -    1    mA
          128Mb, 256Mb, 512Mb devices

IDD4             Stand-by Current (TTL)      E=VIH, WP=0V/VDD
          512Mb and 1Gb Dual Die devices
                                                                 -     -    2    mA

                  Stand-By Current (CMOS)    E=VDD-0.2,          -     10   50   A
                                             WP=0/VDD            -
               128Mb, 256Mb, 512Mb devices                             20   100  A
IDD5

                  Stand-By Current (CMOS)

             512Mb and 1Gb Dual Die devices

ILI       Input Leakage Current              VIN= 0 to VDDmax    -     -    10  A

ILO       Output Leakage Current             VOUT= 0 to VDDmax   -     -    10  A

VIH       Input High Voltage                 -                   2.0   -    VDD+0.3 V

VIL       Input Low Voltage                  -                   -0.3  -    0.8  V

VOH       Output High Voltage Level          IOH = -400A        2.4   -    -    V

VOL       Output Low Voltage Level           IOL = 2.1mA         -     -    0.4  V

IOL (RB)  Output Low Current (RB)            VOL = 0.4V          8     10        mA

VLKO      VDD Supply Voltage (Erase and      -                   -     -    2.5  V
                   Program lockout)

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                 NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Table 20. AC Characteristics for Command, Address, Data Input

Symbol     Alt.  Parameter                                                     1.8V                            3V    Unit
        Symbol                                                               Devices                        Devices

tALLWL           Address Latch Low to Write Enable Low

        tALS                                              AL Setup time Min                             0   0        ns

tALHWL           Address Latch High to Write Enable Low

tCLHWL           Command Latch High to Write Enable Low

        tCLS                                              CL Setup time Min                             0   0        ns

tCLLWL           Command Latch Low to Write Enable Low

tDVWH   tDS Data Valid to Write Enable High               Data Setup time Min 20                            20       ns

tELWL   tCS Chip Enable Low to Write Enable Low           E Setup time  Min                             0   0        ns

tWHALH           Write Enable High to Address Latch High
tWHALL
        tALH                                              AL Hold time  Min 10                              10       ns

                 Write Enable High to Address Latch Low

tWHCLH           Write Enable High to Command Latch High
tWHCLL
        tCLH                                              CL hold time  Min 10                              10       ns

                 Write Enable High to Command Latch Low

tWHDX   tDH Write Enable High to Data Transition          Data Hold time Min 10                             10       ns

tWHEH   tCH Write Enable High to Chip Enable High         E Hold time   Min 10                              10       ns

tWHWL tWH Write Enable High to Write Enable Low           W High Hold   Min 20                              15       ns
                                                          time

tWLWH tWP Write Enable Low to Write Enable High           W Pulse Width Min                             40  25(1)    ns

tWLWL   tWC Write Enable Low to Write Enable Low          Write Cycle time Min 60                           50       ns

Note: 1. If tELWL is less than 10ns, tWLWH must be minimum 35ns, otherwise, tWLWH may be minimum 25ns.

                                                                                                                     37/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Table 21. AC Characteristics for Operations

Symbol      Alt.                        Parameter                               1.8V      3V                                    Unit
         Symbol                                                               Devices  Devices

tALLRL1  tAR      Address Latch Low to Read Electronic Signature         Min  10       10                                       ns
tALLRL2
                  Read Enable Low       Read cycle                       Min  10       10                                       ns

tBHRL    tRR Ready/Busy High to Read Enable Low                          Min  20       20                                       ns

tBLBH1                                  Read Busy time, 128Mb, 256Mb,    Max  12       12                                       s
                                        512Mb Dual Die

                     Ready/Busy Low to  Read Busy time, 512Mb, 1Gb       Max  15       12                                       s
         tPROG Ready/Busy High          Program Busy time
tBLBH2                                                                   Max 500       500 s

tBLBH3   tBERS                          Erase Busy time                  Max  3        3                                        ms

tBLBH4                                  Reset Busy time, during ready    Max  5        5                                        s

                                        Reset Busy time, during read     Max  5        5                                        s

tWHBH1   tRST     Write Enable High to  Reset Busy time, during program  Max  10       10                                       s
                  Ready/Busy High

                                        Reset Busy time, during erase    Max 500       500 s

tCLLRL   tCLR Command Latch Low to Read Enable Low                       Min  10       10                                       ns

tDZRL    tIR Data Hi-Z to Read Enable Low                                Min  0        0                                        ns

tEHBH    tCRY Chip Enable High to Ready/Busy High (E intercepted read) Max 60 + tr(1) 60 + tr(1) ns

tEHEL    tCEH Chip Enable High to Chip Enable Low(2)                     Min 100       100 ns

tEHQZ    tCHZ Chip Enable High to Output Hi-Z                            Max  20       20                                       ns

tELQV    tCEA Chip Enable Low to Output Valid                            Max  45       45                                       ns

tRHBL    tRB Read Enable High to Ready/Busy Low                          Max 100       100 ns

tRHRL    tREH     Read Enable High to   Read Enable High Hold time       Min  15       15                                       ns
                  Read Enable Low

tRHQZ    tRHZ Read Enable High to Output Hi-Z                            Min  15       15
                                                                                                  ns
                                                                         Max  30
                                                                                       30

tRLRH    tRP      Read Enable Low to    Read Enable Pulse Width          Min  30       30                                       ns
                  Read Enable High

tRLRL    tRC      Read Enable Low to    Read Cycle time                  Min  60       50                                       ns
                  Read Enable Low

tRLQV    tREA     Read Enable Low to    Read Enable Access time          Max  35       35                                       ns
                  Output Valid          Read ES Access time(3)

                                        Read Busy time, 128Mb, 256Mb,    Max  12       12                                       s
                  Write Enable High to 512Mb Dual Die
tWHBH    tR       Ready/Busy High

                                        Read Busy time, 512Mb, 1Gb       Max  15       12                                       s

tWHBL    tWB Write Enable High to Ready/Busy Low                         Max 100       100 ns

tWHRL tWHR Write Enable High to Read Enable Low                          Min  80       60                                       ns

tWLWL    tWC      Write Enable Low to   Write Cycle time                 Min  60       50                                       ns
                  Write Enable Low

Note: 1. The time to Ready depends on the value of the pull-up resistor tied to the Ready/Busy pin. See Figures 34, 35 and 36.

        2. To break the sequential read cycle, E must be held High for longer than tEHEL.
        3. ES = Electronic Signature.

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                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 23. Command Latch AC Waveforms

CL                                                                                                            tWHCLL

                                     tCLHWL                                                                   (CL Hold time)

                                           (CL Setup time)

                                   tELWL                                                              tWHEH

                                       (E Setup time)                                                 (E Hold time)

E

                                                                                             tWLWH

W

                          tALLWL                                                                              tWHALH

                     (ALSetup time)                                                                           (AL Hold time)

AL

                                   tDVWH                                                              tWHDX

                             (Data Setup time)                                                        (Data Hold time)

I/O                                                                        Command

                                                                                                                                                      ai08028

Figure 24. Address Latch AC Waveforms

                                                tCLLWL

                                                          (CL Setup time)

CL

     tELWL                                                  tWLWL                            tWLWL            tWLWL

     (E Setup time)

E

                      tWLWH                                 tWLWH                            tWLWH                      tWLWH

W

         tALHWL            tWHWL                                              tWHWL                      tWHWL
                                                                           tWHALL                     tWHALL
     (AL Setup time)    tWHALL

                      (AL Hold time)

AL

                          tDVWH                                             tDVWH                     tDVWH                   tDVWH
                                                                                                       tWHDX                   tWHDX
                      (Data Setup time)                                      tWHDX

                                                                           (Data Hold time)                                                    tWHDX

I/O                                                         Adrress                          Adrress          Adrress                 Adrress
                                                            cycle 1                          cycle 2          cycle 3                 cycle 4

                                                                                                                                                      ai08029

Note: Address cycle 4 is only required for 512Mb and 1Gb devices.

                                                                                                                                                      39/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 25. Data Input Latch AC Waveforms

                                                                                                                      tWHCLH

                                                                                                                      (CL Hold time)

       CL                                                                                                             tWHEH

       E                                                                                                              (E Hold time)
                           tALLWL
                                                             tWLWL
                          (ALSetup time)

       AL

                tWLWH                                                                     tWLWH             tWLWH

       W

                                               tDVWH                    tDVWH                        tDVWH

                                          (Data Setup time)

                                                                    tWHDX                            tWHDX            tWHDX

                                                             (Data Hold time)

       I/O                                                   Data In 0                    Data In 1         Data In
                                                                                                              Last

Figure 26. Sequential Data Output after Read AC Waveforms                                                                             ai08030
                                                                                                                                        ai08031
                                                              tRLRL                                         tEHQZ

                                                                      (Read Cycle time)

            E

                                                           tRHRL

                                                                       (R High Holdtime)

            R

                                                                                          tRHQZ                       tRHQZ

                    tRLQV                                    tRLQV                                          tRLQV

                (R Accesstime)

            I/O                                              Data Out                     Data Out          Data Out
                                tBHRL

            RB

Note: 1. CL = Low, AL = Low, W = High.

40/57
                                      NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 27. Read Status Register AC Waveform

                                                                                       tCLLRL
CL

                              tCLHWL           tWHCLL
E                                              tWHEH

        tELWL                                  tWLWH

W                                                                                              tELQV

                                                             tWHRL                                     tEHQZ

R

               tDVWH                                    tDZRL                  tRLQV                   tRHQZ

        (Data Setup time)                       tWHDX

                                               (Data Hold time)

I/O                                   70h                                                              Status Register
                                                                                                       Output

                                                                                                                        ai08032

Figure 28. Read Electronic Signature AC Waveform

   CL

     E

     W

   AL

                                      tALLRL1

     R

                                              tRLQV

                                      (Read ES Access time)

I/O     90h                           00h                    Man.                              Device
                                                             code                              code

        Read Electronic 1st Cycle                            Manufacturer and
                                                               Device Codes
        Signature                     Address

        Command                                                                                                         ai08039b

Note: Refer to Table 12. for the values of the Manufacturer and Device Codes.

                                                                                                                        41/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 29. Page Read A/ Read B Operation AC Waveform

       CL
                                                                                                                                            tEHEL

       E                                                                                                       tEHQZ
                                    tWLWL

       W

                                                                 tWHBL                                         tEHBH
       AL

                                           tWHBH                        tALLRL2                                tRHQZ

                                                                                                tRLRL

                                                                                            (Read Cycle time)

       R

                                                                        tRLRH                                  tRHBL

                                           tBLBH1

       RB

       I/O  00h or Add.N Add.N Add.N Add.N                              Data   Data Data                              Data
             01h cycle 1 cycle 2 cycle 3 cycle 4                          N    N+1 N+2                                Last

            Command  Address N Input                                                                   Data Output
              Code                                                      Busy from Address N to Last Byte or Word in Page

                                                                                                                                                   ai08033b

Note: Address cycle 4 is only required for 512Mb and 1Gb devices.

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                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 30. Read C Operation, One Page AC Waveform

CL

E

W

                                                                                                                tWHBH
                                                                  tWHALL
AL

                                                      tALLRL2

                                               tBHRL

R

I/O  50h      Add. M Add. M Add. M Add. M             Data M                                                           Data
              cycle 1 cycle 2 cycle 3 cycle 4                                                                          Last

RB

     Command                                             Data Output from M to
                                                      Last Byte or Word in Area C
     Code     Address M Input                  Busy

                                                                                                                             ai08035

Note: 1. A0-A7 is the address in the Spare Memory area, where A0-A3 are valid and A4-A7 are `don't care'.

                                                                                                                             43/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 31. Page Program AC Waveform

               CL

       E

                              tWLWL                     tWLWL         tWLWL

                              (Write Cycle time)

       W

                                                                                                       tWHBL

                                                                                                                  tBLBH2

                                                                                                                                     (Program Busy time)

       AL

       R

       I/O  80h               Add.N    Add.N Add.N      Add.N      N  Last 10h                                                                            70h SR0
                              cycle 1  cycle 2 cycle 3  cycle 4

       RB                                                             Confirm                                                                               Page
                Page Program                                                            Code                                                              Program Read Status Register
                  Setup Code           Address Input                  Data Input

                                                                                                                                                          ai08037

Note: Address cycle 4 is only required for 512Mb and 1Gb devices.

44/57
                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 32. Block Erase AC Waveform

                    CL

     E

                                  tWLWL

                                       (Write Cycle time)

     W

                                                           tWHBL                 tBLBH3

                                                                              (Erase Busy time)

     AL

     R

I/O      60h             Add. Add. Add.                           D0h                            70h  SR0
                        cycle 1 cycle 2 cycle 3

     RB

         Block Erase    Block Address Input                       Confirm     Block Erase        Read Status Register
                                                                   Code
         Setup Command

                                                                                                                       ai08038b

Note: Address cycle 3 is required for 512Mb and 1Gb devices only.

Figure 33. Reset AC Waveform

W
AL
CL

R

I/O      FFh

                                                              tBLBH4

                                                           (Reset Busy time)

RB

                                                                                                                       ai08043

                                                                                                                       45/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Ready/Busy Signal Electrical Characteristics                                                      Figure 35. Ready/Busy Load Circuit

Figures 35, 34 and 36 show the electrical charac-                                                        VDD                   RP                                             ibusy
teristics for the Ready/Busy signal. The value re-                                                     DEVICE
quired for the resistor RP can be calculated using
the following equation:                                                                                                                RB
                                                                                                                                       Open Drain Output
     RPmin= -(--V-----D----D-----m-I--O--a---Lx-----+----V----I-O-L---L----m-----a---x----)

So,

        RPmin(1.8V)= 3----m---1--A-.-8---5-+---V----I---L--

         RPmin(3V)= 8----m----3-A--.--2--+-V------I---L--

where IL is the sum of the input currents of all the
devices tied to the Ready/Busy signal. RP max is
determined by the maximum value of tr.

Figure 34. Ready/Busy AC Waveform                                                                      VSS

ready VDD                                        VOH                                                                                                                                 AI07563B

                       VOL                 tr
                                  busy
                                                         AI07564B
                 tf

Figure 36. Resistor Value Versus Waveform Timings For Ready/Busy Signal

                             VDD = 1.8V, CL = 30pF                                                              VDD = 3.3V, CL = 100pF

           400                                      4                                             400                                                                              4

           300                                      3                                             300                                          300                            400
                                                                                                                       200
           200                                                                                             2.4                                                                     3

                        1.7                                                                       200                                                                             2
tr, tf (ns)                                         2
           100                                                              ibusy (mA)                                                                                            1

                       30                                                              tr, tf (ns)                                                                                  0.6
                                                                                                                                                                    ibusy (mA)     3.6
              0 1.7
                 1                                            120                                                         1.2                                                  4

Note: T = 25C.              0.85       90                  1                                     100 100                                 0.8                                             ai07565B
                                        0.57
46/57                        60                               0.43                                0 3.6                3.6             3.6
                             1.7        1.7                  1.7                                     1

                             2          3                4                                                             2               3

                                RP (K)              tf                                                                         RP (K)

                                                                                              tr                ibusy
                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

PACKAGE MECHANICAL

Figure 37. TSOP48 - 48 lead Plastic Thin Small Outline, 12 x 20mm, Package Outline

                1                                48

        D1                                              e

                                                        B

          24                                     25                       L1
                                                                                         A
                                      E1                         A2
                                       E
                                                                          A1  L
        DIE

                                                    C                               TSOP-G
                                                                 CP

Note: Drawing is not to scale.

Table 22. TSOP48 - 48 lead Plastic Thin Small Outline, 12 x 20mm, Package Mechanical Data

                                millimeters                               inches

Symbol

                   Typ          Min          Max                     Typ  Min               Max

A                                            1.200                                          0.0472

A1                 0.100        0.050        0.150         0.0039         0.0020            0.0059

A2                 1.000        0.950        1.050         0.0394         0.0374            0.0413

B                  0.220        0.170        0.270         0.0087         0.0067            0.0106

C                               0.100        0.210                        0.0039            0.0083

CP                                           0.080                                          0.0031

D1      12.000                  11.900       12.100        0.4724         0.4685            0.4764

E       20.000                  19.800       20.200        0.7874         0.7795            0.7953

E1      18.400                  18.300       18.500        0.7244         0.7205            0.7283

e                  0.500                                 0.0197                         

L                  0.600        0.500        0.700         0.0236         0.0197            0.0276

L1                 0.800                                   0.0315

                   3           0           5                      3   0                5

                                                                                                 47/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 38. USOP48 lead Plastic Ultra Thin Small Outline,12 x 17mm, Package Outline

                    1                      48

            D1                                    e

                   24                             b

               DIE                         25         A2              L1 A

                              E1

                              E                             A1     L

                                           c                          WSOP-A
                                                       ddd

Note: Drawing not to scale.

Table 23. USOP48 lead Plastic Ultra Thin Small Outline, 12 x 17mm, Package Mechanical Data

                              millimeters                             inches

Symbol

                       Typ       Min           Max          Typ       Min             Max

       A                         0.48          0.65                   0.019           0.026

       A1                        0.00          0.10                   0.000           0.004

       A2              0.52      0.48          0.56         0.020     0.019           0.022

       b               0.16      0.13          0.23         0.006     0.005           0.009

       c               0.10      0.08          0.17         0.004     0.003           0.007

       D1              12.00  11.90            12.10        0.472     0.469           0.476

       ddd                                     0.06                                   0.002

       E               17.00  16.80            17.20        0.669     0.661           0.677

       E1              15.40  15.30            15.50        0.606     0.602           0.610

       e               0.50                               0.020                    

       L               0.55      0.45          0.65         0.022     0.018           0.026

       L1              0.25                               0.010                    

       q                          0            5                      0               5

48/57
                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 39. VFBGA55 8 x 10mm - 6x8 active ball array, 0.80mm pitch, Package Outline

                                                                                              D
                                                                                             D2
                                                                                             D1
                                                                                             SD

                                     e                   E1 E2 E

                                   SE

                               FE
                                       FE1

                               FD1                b

                               FD                                        ddd

                               A                             A2

                                                         A1

                                                                         BGA-Z61

Note: Drawing is not to scale

Table 24. VFBGA55 8 x 10mm - 6x8 ball array, 0.80mm pitch, Package Mechanical Data

                               millimeters                                        inches

Symbol

        Typ                                 Min   Max             Typ             Min     Max

A                                                 1.05                                    0.041

A1                                          0.25                                  0.010

A2                                                0.70                                    0.028

b       0.45                                0.40  0.50            0.018           0.016   0.020

D       8.00                                7.90  8.10            0.315           0.311   0.319

D1      4.00                                                      0.157

D2      5.60                                                      0.220

ddd                                               0.10                                    0.004

E       10.00                               9.90  10.10           0.394           0.390   0.398

E1      5.60                                                      0.220

E2      8.80                                                      0.346

e       0.80                                                    0.031                 

FD      2.00                                                      0.079

FD1     1.20                                                      0.047

FE      2.20                                                      0.087

FE1     0.60                                                      0.024

SD      0.40                                                      0.016

SE      0.40                                                      0.016

                                                                                               49/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 40. TFBGA55 8 x 10mm - 6x8 active ball array - 0.80mm pitch, Package Outline

                                                                                     D
                                                                                    D2
                                                                                    D1
                                                                                    SD

                                     e                   E1 E2 E

                                   SE

                               FE
                                       FE1

                               FD1                b

                               FD                                     ddd

                               A                             A2

                                                         A1

                                                                      BGA-Z61

Note: Drawing is not to scale

Table 25. TFBGA55 8 x 10mm - 6x8 active ball array - 0.80mm pitch, Package Mechanical Data

Symbol                         millimeters                            inches

            Typ                             Min   Max            Typ  Min               Max

       A                                          1.20                                  0.047

       A1                                   0.25                      0.010

       A2   0.80                                             0.031

       b    0.45                            0.40  0.50       0.018    0.016             0.020

       D    8.00                            7.90  8.10       0.315    0.311             0.319

       D1   4.00                                             0.157

       D2   5.60                                             0.220

       ddd                                        0.10                                  0.004

       E    10.00                           9.90  10.10      0.394    0.390             0.398

       E1   5.60                                             0.220

       E2   8.80                                             0.346

       e    0.80                                           0.031                     

       FD   2.00                                             0.079

       FD1  1.20                                             0.047

       FE   2.20                                             0.087

       FE1  0.60                                             0.024

       SD   0.40                                             0.016

       SE   0.40                                             0.016

50/57
                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 41. VFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Outline

                                                                                    D
                                                                                   D2
                                                                                   D1
                                                     FD1

                                                                            FE
                                                                   e

        E E2 E1                                                    SE

                                                                   b                        ddd

                                BALL "A1"

                                                                   FE1

                                       A   e SD         FD              A2

                                                               A1

                                                                                   BGA-Z75

Note: Drawing is not to scale.

Table 26. VFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Mechanical Data

                                           millimeters                             inches

Symbol

                                Typ        Min          Max                 Typ    Min           Max

A                                                       1.05                                     0.041

A1                                         0.25                                    0.010

A2                                                      0.70                                     0.028

b                               0.45       0.40         0.50                0.018  0.016         0.020

D                               9.00       8.90         9.10                0.354  0.350         0.358

D1                              4.00                                        0.157

D2                              7.20                                        0.283

ddd                                                     0.10                                     0.004

E                               11.00      10.90        11.10               0.433  0.429         0.437

E1                              5.60                                        0.220

E2                              8.80                                        0.346

e                               0.80                                      0.031              

FD                              2.50                                        0.098

FD1                             0.90                                        0.035

FE                              2.70                                        0.106

FE1                             1.10                                        0.043

SD                              0.40                                      0.016              

SE                              0.40                                      0.016              

                                                                                                        51/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 42. TFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Outline

                                                 D

                                                 D2

                               FD1               D1

                                                            SD
                               FD

                                                                       e

                               e                                       SE

               E E2 E1

                                                                                           FE

                                                                       FE1                            ddd

                               BALL "A1"

                                             e                  b
                                  A                                                    A2

                                                                            A1

                                                                                                      BGA-Z53

Note: Drawing is not to scale

Table 27. TFBGA63 9x11mm - 6x8 active ball array, 0.80mm pitch, Package Mechanical Data

       Symbol                       millimeters                                                     inches

               Typ                  Min                         Max         Typ                Min             Max

       A                                                        1.20                                           0.047

       A1                           0.25                                                       0.010

       A2      0.80                                                       0.031

       b       0.45                 0.40                        0.50      0.018                0.016           0.020

       D       9.00                 8.90                        9.10      0.354                0.350           0.358

       D1      4.00                                                       0.157

       D2      7.20                                                       0.283

       ddd                                                      0.10                                           0.004

       E       11.00              10.90                         11.10     0.433                0.429           0.437

       E1      5.60                                                       0.220

       E2      8.80                                                       0.346

       e       0.80                                                     0.031                               

       FD      2.50                                                       0.098

       FD1     0.90                                                       0.035

       FE      2.70                                                       0.106

       FE1     1.10                                                       0.043

       SD      0.40                                                     0.016                               

       SE      0.40                                                     0.016                               

52/57
                                       NAND128-A, NAND256-A, NAND512-A, NAND01G-A

PART NUMBERING

Table 28. Ordering Information Scheme

Example:                               NAND512R3A  0 A ZA 1 T

Device Type
NAND = NAND Flash Memory

Density
128 = 128Mb
256 = 256Mb
512 = 512Mb
01G = 1Gb

Operating Voltage
R = VDD = 1.7 to 1.95V
W = VDD = 2.7 to 3.6V

Bus Width
3 = x8
4 = x16

Family Identifier
A = 528 Bytes/ 264 Word Page

Device Options
0 = No Options
2 = Chip Enable Don't Care Enabled

Product Version
A = First Version
B = Second Version
C = Third Version

Package
N = TSOP48 12 x 20mm (all devices)
V = USOP48 12 x 17 x 0.65mm (128Mbit, 256Mbit and 512Mbit devices)
ZA = VFBGA55 8 x 10 x 1mm, 6x8 ball array, 0.8mm pitch (128Mbit and 256Mbit devices)
ZB = TFBGA55 8 x 10 x 1.2mm, 6x8 ball array, 0.8mm pitch (512Mbit Dual Die devices)
ZA = VFBGA63 9 x 11 x 1mm, 6x8 ball array, 0.8mm pitch (512Mbit devices)
ZB = TFBGA63 9 x 11 x 1.2mm, 6x8 ball array, 0.8mm pitch (1Gbit Dual Die devices)

Temperature Range
1 = 0 to 70 C
6 = 40 to 85 C

Option
blank = Standard Packing
T = Tape & Reel Packing
E = Lead Free Package, Standard Packing
F = Lead Free Package, Tape & Reel Packing

Devices are shipped from the factory with the memory content bits, in valid blocks, erased to '1'.
For further information on any aspect of this device, please contact your nearest ST Sales Office.

                                                                                                    53/57
NAND128-A, NAND256-A, NAND512-A, NAND01G-A

APPENDIX A. HARDWARE INTERFACE EXAMPLES

Nand Flash devices can be connected to a micro-         A3 and CSn maps the flip-flop and NAND I/O in
controller system bus for code and data storage.        different address spaces inside the same chip se-
For microcontrollers that have an embedded              lect unit, which improves the setup and hold times
NAND controller the NAND Flash can be connect-          and simplifies the firmware. The structure uses the
ed without the addition of glue logic (see              microcontroller DMA (Direct Memory Access) en-
Figure 43.). However a minimum of glue logic is         gines to optimize the transfer between the NAND
required for general purpose microcontrollers that      Flash and the system RAM.
do not have an embedded NAND controller. The
glue logic usually consists of a flip-flop to hold the  For any interface with glue logic, the extra delay
Chip Enable, Address Latch Enable and Com-              caused by the gates and flip-flop must be taken
mand Latch Enable signals stable during com-            into account. This delay must be added to the mi-
mand and address latch operations, and some             crocontroller's AC characteristics and register set-
logic gates to simplify the firmware or make the de-    tings to get the NAND Flash setup and hold times.
sign more robust.
                                                        For mass storage applications (hard disk emula-
Figure 44. gives an example of how to connect a         tions or systems where a huge amount of storage
NAND Flash to a general purpose microcontroller.        is required) NAND Flash memories can be con-
The additional OR gates allow the microcontrol-         nected together to build storage modules (see Fig-
ler's Output Enable and Write Enable signals to be      ure 45.).
used for other peripherals. The OR gate between

Figure 43. Connection to Microcontroller, Without Glue Logic

               AD(24:16)                                AD17       AL
       Microcontroller                                  AD16       CL
                                                                   R
                          G                                        W NAND
                          W                                        E Flash
                       CSn                                         I/O
                        DQ                                         RB
               PWAITEN
                                                                   WP
                             VDD or VSS                       VDD
                             or General Purpose I/O

                                                                            AI08045b

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                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

Figure 44. Connection to Microcontroller, With Glue Logic

                      G                                          R
                      W                                          W
                    CSn
                     A3              CLK
    Microcontroller
                     A2                  D flip-flop                 NAND Flash
                     A1                                          CL
                     A0              D2          Q2              AL
                                                                 E
                    DQ               D1          Q1
                                                                 I/O
                                     D0          Q0

                                                                                      AI07589

Figure 45. Building Storage Modules

    E1                   E2          E3                      En          En+1

CL

AL  NAND Flash           NAND Flash  NAND Flash              NAND Flash  NAND Flash
                                                               Device n   Device n+1
W   Device 1             Device 2    Device 3

G

RB

                                               I/O0-I/O7 or                           AI08331
                                                 I/O0-I/O15

RELATED DOCUMENTATION

STMicroelectronics has published a set of application notes to support the NAND Flash memories. They
are available from the ST Website www.st.com. or from your local ST Distributor.

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NAND128-A, NAND256-A, NAND512-A, NAND01G-A

REVISION HISTORY

Table 29. Document Revision History

       Date  Version                                 Revision Details

06-Jun-2003  1.0      First Issue

07-Aug-2003  2.0      Design Phase

27-Oct-2003  3.0      Engineering Phase

                      Document promoted from Target Specification to Preliminary Data status.

03-Dec-2003  4.0      VCC changed to VDD and ICC to IDD.
                      Title of Table 2.. changed to "Product Description" and Page Program Typical Timing

                      for NANDXXXR3A devices corrected. Table 1., Product List, inserted on page 2.

                      WSOP48 and VFBGA55 packages added, VFBGA63 (9 x 11 x 1mm) removed.

                      Figure 19., Cache Program Operation, modified and note 2 modified. Note removed

                      for tWLWH timing in Table 20., AC Characteristics for Command, Address, Data Input.

                      Meaning of tBLBH4 modified, partly replaced by tWHBH1 and tWHRL min for 3V devices

                      modified in Table 21., AC Characteristics for Operations.

                      References removed from RELATED DOCUMENTATION section and reference

13-Apr-2004  5.0      made to ST Website instead.
                      Figure 6., Figure 7., Figure 29. and Figure 32. modified. Read Electronic Signature

                      paragraph clarified and Figure 28., Read Electronic Signature AC Waveform,

                      modified. Note 2 to Figure 30., Read C Operation, One Page AC Waveform, removed.

                      Note 3 to Table 7., Address Insertion, x16 Devices removed. Only 00h Pointer

                      operations are valid before a Cache Program operation. IDD4 removed from Table

                      18., DC Characteristics, 1.8V Devices. Note added to Figure 32., Block Erase AC

                      Waveform. Small text changes.

                      TFBGA55 package added (mechanical data to be announced). 512Mb Dual Die

28-May-2004  6.0      devices added. Figure 19., Cache Program Operation modified.
                      Package code changed for TFBGA63 8.5 x 15 x 1.2mm, 6x8 ball array, 0.8mm pitch

                      (1Gbit Dual Die devices) in Table 28., Ordering Information Scheme.

                      Cache Program removed from document. TFBGA55 package specifications added

                      (Figure 40., TFBGA55 8 x 10mm - 6x8 active ball array - 0.80mm pitch, Package

02-Jul-2004  7.0      Outline and Table 25., TFBGA55 8 x 10mm - 6x8 active ball array - 0.80mm pitch,
                      Package Mechanical Data).

                      Test conditions modified for VOL and VOH parameters in Table 19., DC Characteristics,

                      3V Devices.

                      Third part number corrected in Table 1., Product List. 512 Mbit Dual Die information

                      added to Table 10., Copy Back Program Addresses. Block Erase last address cycle

01-Oct-2004  8.0      modified. Definition of a Bad Block modified in Bad Block Management paragraph.
                      RoHS COMPLIANCE added to SUMMARY DESCRIPTION. Figure 3., Logic Block

                      Diagram modified.

                      Document promoted from Preliminary Data to Full Datasheet status.

                      Automatic Page 0 Read at Power-Up option no longer available.

03-Dec-2004  9.0      PC Demo board with simulation software removed from list of available development

                      tools. Chip Enable (E) paragraph clarified.

13-Dec-2004  10.0     Rref parameter added to Table 16., Operating and AC Measurement Conditions.
                      Description of the family clarified in the SUMMARY DESCRIPTION section.

                      WSOP48 replaced with USOP48 package,

25-Feb-2005  11.0     VFBGA63 (8.5 x 15 x 1mm) replaced with VFBGA63 (9 x 11 x 1mm) package,
                      TFBGA63 (8.5 x 15 x 1mm) replaced with TFBGA63 (9 x 11 x 1.2mm) package.

                      Changes to Table 21., Table 18. and Table 2.

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                                                  NAND128-A, NAND256-A, NAND512-A, NAND01G-A

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