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MX7576JCWN

器件型号:MX7576JCWN
器件类别:半导体    模拟混合信号IC   
厂商名称:Maxim Integrated
厂商官网:https://www.maximintegrated.com/en.html
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器件描述

Analog to Digital Converters - ADC CMOS 5 Micro Seconds 8-Bit Microprocessor Compatible ADC

参数
参数名称属性值
Manufacturer:Maxim Integrated
Product Category:Analog to Digital Converters - ADC
Series:MX7576
Mounting Style:SMD/SMT
Package / Case:SOIC-Wide-18
Resolution:8 bit
Number of Channels:1 Channel
Sampling Rate:100 kS/s
Input Type:Single-Ended
Interface Type:Parallel
Architecture:SAR
Reference Type:External
SNR - Signal to Noise Ratio:45 dB
Minimum Operating Temperature:0 C
Maximum Operating Temperature:+ 70 C
Height:2.35 mm (Max)
Input Voltage:2.46 V
Length:11.75 mm (Max)
Number of Converters:1 Converter
Output Type:CMOS
Power Consumption:15 mW
Product:Analog to Digital Converters
Type:S/H ADC
Width:7.6 mm (Max)
Brand:Maxim Integrated
Gain Error:1 LSB
INL - Integral Nonlinearity:1 LSB
Number of ADC Inputs:1 Input
Operating Supply Voltage:5 V
Pd - Power Dissipation:762 mW
Product Type:ADCs - Analog to Digital Converters
Sample and Hold:Yes
Subcategory:Data Converter ICs
Part # Aliases:MX7576

MX7576JCWN器件文档内容

19-0876; Rev 1; 5/96

CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

_______________General Description                                ____________________________Features                                               MX7575/MX7576

Maxim’s MX7575/MX7576 are high-speed (5µs/10µs),                  o  Fast Conversion Time:              5µs (MX7575)

microprocessor (µP) compatible, 8-bit analog-to-digital                                                 10µs (MX7576)

converters (ADCs). The MX7575 provides an on-chip                 o Built-In Track/Hold Function (MX7575)

track/hold function that allows full-scale signals up to

50kHz (386mV/µs slew rate) to be acquired and digi-               o Low Total Unadjusted Error (±1LSB max)

tized accurately. Both ADCs use a successive-approxi-             o 50kHz Full-Power Signal Bandwidth (MX7575)

mation technique to achieve their fast conversions and

low power dissipation. The MX7575/MX7576 operate                  o Single +5V Supply Operation

with a +5V supply and a 1.23V external reference. They            o 8-Bit µP Interface

accept input voltages ranging from 0V to 2VREF.                   o 100ns Data-Access Time

The MX7575/MX7576 are easily interfaced to all popu-

lar 8-bit µPs through standard CS and RD control sig-             o  Low Power:        15mW

nals. These signals control conversion start and data             o Small-Footprint Packages

access. A BUSY signal indicates the beginning and

end of a conversion. Since all the data outputs are                  ______________Ordering Information

latched and three-state buffered, the MX7575/MX7576

can be directly tied to a µP data bus or system l/O port.            PART              TEMP. RANGE                        PIN-PACKAGE     INL

Maxim also makes the MAX165, a plug-in replacement                                                                                        (LSB)

for the MX7575 with an internal 1.23V reference. For                 MX7575JN             0°C to +70°C                    18 Plastic DIP  ±1

applications that require a differential analog input and            MX7575KN             0°C to +70°C                    18 Plastic DIP  ±1/2

an internal reference, the MAX166 is recommended.                    MX7575JCWN           0°C to +70°C                    18 Wide SO      ±1

________________________Applications                                 MX7575KCWN           0°C to +70°C                    18 Wide SO      ±1/2

Digital Signal Processing                                            MX7575JP             0°C to +70°C                    20 PLCC         ±1

                                                                     MX7575KP             0°C to +70°C                    20 PLCC         ±1/2

High-Speed Data Acquisition                                          MX7575J/D            0°C to +70°C                    Dice*           ±1

Telecommunications                                                   MX7575AQ          -25°C to +85°C                     18 CERDIP**     ±1

Audio Systems                                                        MX7575BQ          -25°C to +85°C                     18 CERDIP**     ±1/2

High-Speed Servo Loops                                            Ordering Information continued at end of data sheet.

Low-Power Data Loggers                                            *  Contact factory for dice specifications.

                                                                  ** Contact factory for availability.

_________________Pin Configurations                               _______________Functional Diagrams

TOP VIEW                                                                                                                           VDD

                                                                                                                                   18

                      CS   1                        18  VDD                    MX7575

                      RD   2                        17  REF          AIN   16                TRACK/

                              MX7575                                                         HOLD                                COMP

          TP (MODE)        3  MX7576                16  AIN          AGND  15

          BUSY             4                        15  AGND               17

                                                                     REF                                DAC

                      CLK  5                        14  D0 (LSB)

          D7 (MSB)         6                        13  D1           CLK   5    CLOCK

                                                                                OSCILLATOR              SAR

                      D6   7                        12  D2                                                                                ..6

                                                    11               CS    1                                              LATCH AND           D7

                      D5   8                            D3           RD    2              CONTROL                         THREE-STATE

          DGND             9                        10  D4           TP    3                 LOGIC                        OUTPUT DRIVERS      D0

                                                                                                                                          14

( ) ARE FOR MX7576 ONLY.      DIP/SO                                                   4                                           9

                                                                                       BUSY                                        DGND

Pin Configurations continued at end of data sheet.                   Functional Diagrams continued at end of data sheet.

                      ________________________________________________________________ Maxim Integrated Products                                  1

For free samples & the latest literature: http://www.maxim-ic.com, or phone 1-800-998-8800
               CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

MX7575/MX7576  ABSOLUTE MAXIMUM RATINGS

               VDD to AGND...............................................................-0.3V, +7V  Continuous Power Dissipation (TA = +70°C)

               VDD to DGND ..............................................................-0.3V, +7V    Plastic DIP (derate 11.11mW/°C above +70°C) ...............889mW

               AGND to DGND ...............................................-0.3V, VDD + 0.3V           Wide SO (derate 9.52mW/°C above +70°C)..................762mW

               Digital Input Voltage to DGND                                                           CERDIP (derate 10.53mW/°C above +70°C) .................842mW

               (CS, RD, TP, MODE) ......................................-0.3V, VDD + 0.3V              PLCC (derate 10.00mW/°C above +70°C) ....................800mW

               Digital Output Voltage to DGND                                                        Operating Temperature Ranges

               (BUSY, D0–D7) ..............................................-0.3V, VDD + 0.3V           MX757_J/K ............................................................0°C to +70°C

               CLK Input Voltage to DGND ............................-0.3V, VDD + 0.3V                 MX757_A/B ........................................................-25°C to +85°C

               REF to AGND ...................................................-0.3V, VDD + 0.3V        MX757_JE/KE ....................................................-40°C to +85°C

               AIN to AGND....................................................-0.3V, VDD + 0.3V        MX757_S/T.......................................................-55°C to +125°C

                                                                                                     Storage Temperature Range .............................-65°C to +160°C

                                                                                                     Lead Temperature (soldering,10sec) ..............................+300°C

               Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional

               operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to

               absolute maximum rating conditions for extended periods may affect device reliability.

               ELECTRICAL CHARACTERISTICS

               (VDD = +5V; VREF = 1.23V; AGND = DGND = 0V; fCLK = 4MHz external for MX7575;                               fCLK =   2MHz external for   MX7576;

               TA = TMIN to TMAX, unless otherwise noted.)

                  PARAMETER                    SYMBOL                                                CONDITIONS           MIN      TYP          MAX    UNITS

               ACCURACY

               Resolution                                                                                                 8                            Bits

               Total Unadjusted Error          TUE          MX757_K/B/T                                                                         ±1     LSB

                                                            MX757_J/A/S                                                                         ±2

               Relative Accuracy               INL          MX757_K/B/T                                                                         ±1/2   LSB

                                                            MX757_J/A/S                                                                         ±1

               No-Missing-Codes Resolution                                                                                8                            Bits

               Full-Scale Error                                                                                                                 ±1     LSB

               Full-Scale Tempco                                                                                                   ±5                  ppm/°C

               Offset Error (Note 1)                                                                                                            ±1/2   LSB

               Offset Tempco                                                                                                       ±5                  ppm/°C

               ANALOG INPUT

               Voltage Range                                1LSB = 2VREF/256                                              0                     2VREF                         V

               DC Input Impedance                                                                                         10                           MΩ

               Slew Rate, Tracking                          MX7575                                                                              0.386  V/µs

               Signal-to-Noise Ratio (Note 2)  SNR          MX7575, VIN = 2.46Vp-p at 10kHz, Figure 13                    45                           dB

               REFERENCE INPUT

               Reference Voltage               VREF         ±5% variation for specified performance                                1.23                                       V

               Reference Current               IREF                                                                                             500    µA

               LOGIC INPUTS CS, RD, MODE

               Input Low Voltage               VINL                                                                                             0.8                           V

               Input High Voltage              VINH                                                                       2.4                                                 V

               Input Current                   IIN          VIN = 0V or VDD                            TA = +25°C                               ±1     µA

                                                                                                       TA = TMIN to TMAX                        ±10

               Input Capacitance (Note 2)      CIN                                                                                              10     pF

               2  _______________________________________________________________________________________
       CMOS, µP-Compatible, 5µs/10µs,                                                                        8-Bit ADCs

ELECTRICAL CHARACTERISTICS (continued)                                                                                                    MX7575/MX7576

(VDD = +5V; VREF = 1.23V; AGND = DGND = 0V; fCLK = 4MHz external for MX7575; fCLK =                          2MHz external for  MX7576;

TA = TMIN to TMAX, unless otherwise noted.)

       PARAMETER                SYMBOL                       CONDITIONS                                 MIN  TYP  MAX           UNITS

CLOCK

Input Low Voltage                   VINL                                                                          0.8           V

Input High Voltage                  VINH                                                                2.4                     V

Input Low Current                   IINL     VIN = 0V                         MX757_J/A/K/B                       700           µA

                                                                              MX757_S/T                           800

Input High Current                  IINH     VIN = VDD                        MX757_J/A/K/B                       700           µA

                                                                              MX757_S/T                           800

LOGIC OUTPUTS (D0–D7, BUSY)

Output Low Voltage                  VOL      ISINK = 1.6mA                                                        0.4           V

Output High Voltage                 VOH      ISOURCE = 40µA                                             4.0                     V

Floating State Leakage Current               VOUT = 0V to VDD,  D0–D7         TA = +25°C                          ±1            µA

                                                                              TA = TMIN to TMAX                   ±10

Floating State Output                        D0–D7                                                                10            pF

Capacitance (Note 2)

CONVERSION TIME (Note   3)

Conversion Time with                         MX7575: fCLK = 4MHz                                             5                  µs

External Clock                               MX7576: fCLK = 2MHz                                             10

                                             Using recommended                MX7575                    5         15

Conversion Time with                         clock components:

Internal Clock                               RCLK = 100kΩ,                                                                      µs

                                             CCLK = 100pF;                    MX7576                    10        30

                                             TA = +25°C

POWER REQUIREMENTS      (Note   4)

Supply Voltage                      VDD      ±5% for specified performance                                   5                  V

Supply Current                      IDD      MX757_J/A/K/B                                                   3    6             mA

                                             MX757_S/T                                                            7

Power Dissipation                                                                                            15                 mW

Power-Supply Rejection                       4.75V < VDD < 5.25V                                                  ±1/4          LSB

Note 1: Offset Error is measured with respect to an ideal first-code transition that occurs at 1/2LSB.

Note 2: Sample tested at +25°C to ensure compliance.

Note 3: Accuracy may degrade at conversion times other than those specified.

Note 4: Power-supply current is measured when MX7575/MX7576 are inactive, i.e.:

For MX7575 CS = RD = BUSY = high;

For MX7576 CS = RD = BUSY = MODE = high.

                     _______________________________________________________________________________________                           3
               CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

MX7575/MX7576  TIMING CHARACTERISTICS (Note 5)

               (VDD = +5V, VREF = 1.23V, AGND = DGND = 0V.)

                                                                                   TA = +25°C             TA = TMIN  to TMAX

                         PARAMETER             SYMBOL      CONDITIONS                  ALL              J/K/A/B                           S/T       UNITS

                                                                                  MIN       MAX      MIN  MAX             MIN                  MAX

               CS to RD Setup Time             t1                                  0                 0                    0                         ns

               RD to BUSY Propagation Time     t2                                           100           100                                  120  ns

               Data-Access Time after RD       t3          (Note 6)                         100           100                                  120  ns

               RD Pulse Width                  t4                                 100                100                  120                       ns

               CS to RD Hold Time              t5                                  0                 0                    0                         ns

               Data-Access Time after BUSY     t6          (Note 6)                         80            80                                   100  ns

               Data-Hold Time                  t7          (Note 7)                10       80       10   80              10                   100  ns

               BUSY to CS Delay                t8                                  0                 0                    0                         ns

               Note 5:   Timing specifications are sample tested at +25°C to ensure compliance. All input control signals are specified with

                         tr = tf = 20ns (10% to 90% of +5V) and timed from a voltage level of 1.6V.

               Note 6:   t3 and t6 are measured with the load circuits of Figure 1 and defined as the time required for an output to cross 0.8V     or 2.4V.

               Note 7:   t7 is defined as the time required for the data lines to change 0.5V when loaded with the circuits of Figure 2.

               ______________________________________________________________Pin Description

                         PIN         NAME                                                   FUNCTION

               DIP/SO         PLCC

                  1           2      CS        Chip Select Input. CS must be low for the device to be selected or to recognize the RD input.

                  2           3      RD        Read Input. RD must be low to access data. RD is also used to start conversions. See the

                                               Microprocessor Interface section.

                                     TP        Test Point. Connect to VDD.

                  3           4      (MX7575)

                                     MODE      Mode Input. MODE = low puts the ADC into its asynchronous conversion mode. MODE has to be

                                     (MX7576)  tied high for the synchronous conversion mode and the ROM interface mode.

                  4           5      BUSY      BUSY Output. BUSY going low indicates the start of a conversion. BUSY going high indicates the

                                               end of a conversion.

                  5           6      CLK       External Clock Input/Internal Oscillator Pin for frequency setting RC components.

                  6           7      D7        Three-State Data Output, bit 7 (MSB)

                  7, 8        8, 9   D6, D5    Three-State Data Outputs, bits 6 and 5

                  9           10     DGND      Digital Ground

                  10–13       12–15  D4–D1     Three-State Data Outputs, bits 4–1

                  14          16     D0        Three-State Data Output, bit 0 (LSB)

                  15          17     AGND      Analog Ground

                  16          18     AIN       Analog Input. 0V to 2VREF input range.

                  17          19     REF       Reference Input. +1.23V nominal.

                  18          20     VDD       Power-Supply Voltage. +5V nominal.

                  —           1, 11  N.C.      No Connect

               4  _______________________________________________________________________________________
           CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

                                                       +5V                                                                    +5V              MX7575/MX7576

                                                            3k                                                                     3k

D_                                           D_                              D_                                     D_

           3k           100pF                                  100pF              3k           10pF                                   10pF

                  DGND                           DGND                                    DGND                           DGND

a) HIGH-Z TO VOH                             b) HIGH-Z TO VOL          a) VOH TO HIGH-Z                             b) VOL TO HIGH-Z

NOTE: D_ REPRESENTS ANY OF THE DATA OUTPUTS                            NOTE: D_ REPRESENTS ANY OF THE DATA OUTPUTS

Figure 1.  Load Circuits for Data-Access Time Test                     Figure 2.  Load Circuits for Data-Hold Time Test

_______________Detailed Description                                    are performed. In the slow-memory interface mode, CS

                                                                       and RD are taken low to start a conversion and they

                               Converter Operation                     remain low until the conversion ends, at which time the

The MX7575 and MX7576 use the successive-approxi-                      conversion result is latched. This mode is designed for

mation technique to convert an unknown analog input                    µPs that can be forced into a wait state. In the ROM

voltage to an 8-bit digital output code (see Functional                interface mode, however, the µP is not forced into a wait

Diagrams). The MX7575 samples the input voltage on                     state. A conversion is started by taking CS and RD low,

an internal capacitor once (at the beginning of the con-               and data from the previous conversion is read. At the

version), while the MX7576 samples the input signal                    end of the most recent conversion, the µP executes a

eight times during the conversion (see MX7575                          read instruction and starts another conversion.

Track/Hold and MX7576 Analog Input sections). The                      For the MX7575, TP should be hard-wired to VDD to

internal DAC is initially set to half scale, and the com-              ensure proper operation of the device. Spurious signals

parator determines whether the input signal is larger                  may occur on TP, or excessive currents may be drawn

than or smaller than half scale. If it is larger than half             from VDD if TP is left open or tied to a voltage other than

scale, the DAC MSB is kept. But if it is smaller, the MSB              VDD.

is dropped. At the end of each comparison phase, the

SAR (successive-approximation register) stores the                                                   Slow-Memory Mode

results of the previous decision and determines the                    Figure 3 shows the timing diagram for slow-memory

next trial bit. This information is then loaded into the               interface mode. This is used with µPs that have a wait-

DAC after each decision. As the conversion proceeds,                   state capability of at least 10µs (such as the 8085A),

the analog input is approximated more closely by com-                  where a read instruction is extended to accommodate

paring it to the combination of the previous DAC bits                  slow-memory devices. A conversion is started by exe-

and a new DAC trial bit. After eight comparison cycles,                cuting a memory read to the device (taking CS and RD

the eight bits stored in the SAR are latched into the out-             low). The BUSY signal (which is connected to the µP

put latches. At the end of the conversion, the BUSY sig-               READY input) then goes low and forces the µP into a

nal goes high, and the data in the output latches is                   wait state. The MX7575 track/hold, which had been

ready for microprocessor (µP) access. Furthermore, the                 tracking the analog input signal, holds the signal on the

DAC is reset to half scale in preparation for the next                 third falling clock edge after RD goes low (Figure 12).

conversion.                                                            The MX7576, however, samples the analog input eight

                        Microprocessor Interface                       times during a conversion (once before each compara-

The CS and RD logic inputs are used to initiate conver-                tor decision). At the end of the conversion, BUSY

sions and to access data from the devices. The MX7575                  returns high, the output latches and buffers are updat-

and MX7576 have two common interface modes:                     slow-  ed with the new conversion result, and the µP com-

memory interface mode and ROM interface mode. In                       pletes the memory read by acquiring this new data.

addition, the MX7576 has an asynchronous conversion                    The fast conversion time of the MX7575/MX7576

mode (MODE pin = low) where continuous conversions                     ensures that the µP is not forced into a wait state for an

                                                                       excessive amount of time. Faster versions of many µPs,

                        _______________________________________________________________________________________                             5
               CMOS, µP-Compatible,                                                                   5µs/10µs, 8-Bit ADCs

MX7575/MX7576       CS                                                                                CS

                    RD                t1                                              t5                         t1                   t5

                                              t2                                                      RD                   t4

                                                         tCONV                                                       t2                             t8

                    BUSY

                                                                                                      BUSY

                                          t3                       t6             t7                                 t3               t7                t3             t7

                               HIGH-                     OLD DATA           NEW           HIGH-               HIGH-        OLD                                   NEW         HIGH-

                  DATA     IMPEDANCE                                        DATA      IMPEDANCE       DATA  IMPEDANCE      DATA       HIGH-IMPEDANCE BUS         DATA      IMPEDANCE

                               BUS                                                        BUS                    BUS                                                         BUS

               Figure 3.  Slow-Memory             Interface Timing      Diagram                       Figure 5.  ROM       Interface  Timing Diagram

                          A8–A15                  ADDRESS BUS                                                    A0–A15               ADDRESS BUS

                                                                   +5V                                                                                  +5V

                    8085A-2                                             TP/MODE                             6502-6809                                        TP/MODE

                                                         ADDRESS        CS      MX7575*                               R/W                 ADDRESS

                                                         DECODE               MX7576                                                  EN  DECODE             CS     MX7575*

                             S0                                         RD                                                                                       MX7576

                                              ADDRESS                   BUSY                                     Φ 2 OR E                                    RD

                           ALE                    LATCH                 D0–D7

                                                                                                                                                             D0–D7

                          AD0–AD7                        DATA BUS

                          READY                                                                                  D0–D7                    DATA BUS

                    * SOME CIRCUITRY OMITTED FOR CLARITY                                              * SOME CIRCUITRY OMITTED FOR CLARITY

                    S0 IS LOW FOR READ CYCLES

               Figure 4.  MX7575/MX7576 to 8085A-2 Slow-Memory Interface                              Figure 6.  MX7575/MX7576 to 6502/6809                  ROM Interface

               including the 8085A-2, test the status of the READY                                    external clock period of BUSY going high, then the sec-

               input immediately after the start of an instruction cycle.                             ond conversion is not started. Furthermore, for correct

               Therefore,  if  the    MX7575/MX7576                    are  to  be    effective  in   operation in this mode, RD and CS should not go low

               placing the µP in a wait state, their BUSY output should                               before BUSY returns high.

               go low very early in the cycle. When using the 8085A-2,                                Figures 6 and 7 show the connection diagrams for

               the earliest possible indication of an upcoming read                                   interfacing the MX7575/MX7576 in the ROM interface

               operation is provided by the S0 status signal. Thus, S0,                               mode. Figure 6 shows the connection diagram for the

               which is low for a read cycle, should be connected to                                  6502/6809 µPs, and Figure 7 shows the connections for

               the RD input of the MX7575/MX7576. Figure 4 shows                                      the Z-80.

               the  connection                diagram     for          the  8085A-2       to     the  Due to their fast interface timing, the MX7575/MX7576

               MX7575/MX7576 in slow-memory interface mode.                                           will interface to the TMS32010 running at up to 18MHz.

                                                                       ROM Interface Mode             Figure     8    shows      the  connection             diagram         for    the

               Figure 5 shows the timing diagram for ROM interface                                    TMS32010. In this example, the MX7575/MX7576 are

               mode. In this mode, the µP does not need to be placed                                  mapped as a port address. A conversion is initiated by

               in a wait state. A conversion is started with a read                                   using an IN A and a PA instruction, and the conversion

               instruction (RD and CS go low), and old data is                                        result is placed in the TMS32010 accumulator.

               accessed. The BUSY signal then goes low to indicate                                                   Asynchronous Conversion Mode (MX7576)

               the start of a conversion. As before, the MX7575                                       Tying the MODE pin low places the MX7576 into a con-

               track/hold acquires the signal on the third falling clock                              tinuous conversion mode. The RD and CS inputs are

               edge after RD goes low, while the MX7576 samples it                                    only used for reading data from the converter. Figure 9

               eight times during a conversion. At the end of a conver-                               shows the timing diagram for this mode of operation,

               sion (BUSY going high), another read instruction always                                and Figure 10 shows the connection diagram for the

               accesses the new data and normally starts a second                                     8085A. In this mode, the MX7576 looks like a ROM to

               conversion. However, if RD and CS go low within one

               6    _______________________________________________________________________________________
           CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

Z-80                     ADDRESS BUS                                                                         UPDATE               DEFER         MX7575/MX7576

                                       +5V                                                                   LATCH                UPDATING

                                                TP/MODE

           MREQ              ADDRESS                          CS

                         EN  DECODE             CS   MX7575*              t1              t5

                                                     MX7576

                RD                              RD            RD                   t4

                                                D7

                                                D0            BUSY

                                                                              t3                 t7

                DB7          DATA BUS                                    HIGH-     VALID                                   VALID  HIGH-

                DB0                                           DATA  IMPEDANCE      DATA   HIGH-IMPEDANCE BUS               DATA   IMPEDANCE

                                                                         BUS                                                      BUS

* SOME CIRCUITRY OMITTED FOR CLARITY

Figure 7.  MX7575/MX7576 to Z-80 ROM Interface                Figure 9.   MX7576 Asynchronous Conversion                  Mode    Timing

                                                              Diagram

           PA2       ADDRESS BUS                                         A0–A15           ADDRESS BUS

           PA0                         +5V

TMS32010                                    TP/MODE                 8085A                                           MODE

           MEN       EN  ADDRESS            CS                                                   ADDRESS            CS  MX7576*

                         DECODE                     MX7575*                                          ENCODE

                                                MX7576                        RD                                    RD

           DEN                              RD                                         ADDRESS

                                            D7                                ALE         LATCH                     D0–D7

                                            D0

           DB7           DATA BUS                                   AD0–AD7                      DATA BUS

           DB0

* SOME CIRCUITRY OMITTED FOR CLARITY                          * SOME CIRCUITRY OMITTED FOR CLARITY

Figure 8.  MX7575/MX7576 to TMS32010 ROM Interface            Figure 10.      MX7576 to 8085A Asynchronous Conversion Mode

                                                              Interface

the µP, in that data can be accessed independently of         the CLK input to the ADC (both should be derived from

the clock. The output latches are normally updated on         the same source), because the sampling instants occur

the rising edge of BUSY. But if CS and RD are low             three clock cycles after CS and RD go low. Therefore,

when BUSY goes high, the data latches are not updat-          the sampling instants occur at exactly equal intervals if

ed until one of these inputs returns high. Additionally,      the conversions are started at equal intervals. In this

the MX7576 stops converting and BUSY stays high until         scheme, the output data is fed into a FIFO latch, which

RD or CS goes high. This mode of operation allows a           allows the µP to access data at its own rate. This guar-

simple interface to the µP.                                   antees that data is not read from the ADC in the middle

Processor Interface for Signal Acquisition (MX7575)           of a conversion. If data is read from the ADC during a

In many applications, it is necessary to sample the           conversion, the conversion in progress may be dis-

input signal at exactly equal intervals to minimize errors    turbed, but the accessed data that belonged to the pre-

due to sampling uncertainty or jitter. In order to achieve    vious conversion will be correct.

this objective with the previously discussed interfaces,      The track/hold starts holding the input on the third

the user must match software delays or count the num-         falling edge of the clock after CS and RD go low. If CS

ber of elapsed clock cycles. This becomes difficult in        and RD go low within 20ns of a falling clock edge, the

interrupt-driven systems where the uncertainty in inter-      ADC may or may not consider this falling edge as the

rupt servicing delays is another complicating factor.         first of the three edges that determine the sampling

The solution is to use a real-time clock to control the       instant. Therefore, the CS and RD should not be

start of a conversion. This should be synchronous with        allowed to go low within this period when sampling

                                                              accuracy is required.

                     _______________________________________________________________________________________                                 7
               CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

MX7575/MX7576                                        MX7575 Track/Hold                            MX7576 Analog Input

               The track/hold consists of a sampling capacitor and a      The MX7576 analog input can also be modeled with the

               switch to capture the input signal. The simplified dia-    switch and capacitor as shown in Figure 11. However,

               gram of this block is shown in Figure 11. At the begin-    unlike the MX7575, the MX7576 samples the input volt-

               ning of the conversion, switch S1 is closed, and the       age eight times during a conversion (once before each

               input signal is tracked. The input signal is held (switch  comparator decision). Therefore, the precautions that

               S1 opens) on the third falling edge of clock after CS      apply to the MX7575 also apply to the MX7576. These

               and RD go low (Figure 12). This allows a minimum of        include minimizing the analog source impedance and

               two clock cycles for the input capacitor to be charged     reducing noise coupling from the digital circuitry during

               to the input voltage through the switch resistance. The    a conversion, especially near a sampling instant.

               time required for the hold capacitor to settle to ±1/4LSB                                   Reference Input

               is typically 7ns. Therefore, the input signal is allowed   The high speed of this ADC can be partially attributed to

               ample time to settle before it is acquired by the          the “inverted voltage output” topology of the DAC that it

               track/hold. When a conversion ends, switch S1 closes,      uses. This topology provides low offset and gain errors

               and the input signal is tracked.                           and fast settling times. The input current to the DAC,

               The track/hold is capable of acquiring signals with slew   however, is not constant. During a conversion, as differ-

               rates of up to 386mV/µs (or equivalently a 50kHz sine      ent DAC codes are tried, the DC impedance of the DAC

               wave with 2.46Vp-p amplitude). Figure 13 shows the         can vary between 6kΩ and 18kΩ. Furthermore, when

               signal-to-noise ratio (SNR) versus input frequency for     the DAC codes change, small amounts of transient cur-

               the ADC. The SNR plot is generated at a sampling rate      rent are drawn from the reference input. These charac-

               of 200kHz using sinusoidal inputs with a peak-to-peak      teristics require a low DC and AC driving impedance for

               amplitude of 2.46V. The reconstructed sine wave is         the reference circuitry to minimize conversion errors.

               passed through a 50kHz 8th-order Chebychev filter.         Figure 15 shows the reference circuitry recommended

               The improvement in SNR at high frequencies is due to       to drive the reference input of the MX7575/MX7576.

               the filter cutoff.

               The switching nature of the analog input results in tran-              CS

               sient currents that charge the input capacitance of the

               track/hold. Keep the driving source impedance low

               (below 2kΩ), so that the settling characteristics of the               RD

               track/hold are not degraded. A low driving impedance

               also minimizes undesirable noise pickup and reduces

               DC errors caused by transient currents at the analog       BUSY

               input. As with any ADC, it is important to keep external

               sources of noise to a minimum during a conversion.

               Therefore, keep the data bus as quiet as possible dur-

               ing a conversion, especially when the track/hold is        EXTERNAL

               making the transition to the hold mode.                    CLOCK

                                                                          a) WITH EXTERNAL CLOCK  INPUT SIGNAL HELD HERE

               For conversion times that are significantly longer than

               5µs, the device’s accuracy may degrade slightly, as                    CS

               shown in Figure 14. This degradation is due to the

               charge that is lost from the hold capacitor in the pres-

               ence of small on-chip leakage currents.                                RD

                                                                          BUSY

                                       RON

                                       500Ω      S1

                  VIN                                                     INTERNAL                INPUT SIGNAL HELD HERE

                                   CS                   CH                CLOCK

                                   0.5pF                2pF

                                                                          b) WITH INTERNAL CLOCK

               Figure 11.  Equivalent Input Circuit                       Figure 12.  MX7575 Track/Hold (Slow-Memory Interface)

                                                                          Timing Diagrams

               8  _______________________________________________________________________________________
            CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

                                                                                             The decoupling capacitors are necessary to provide a             MX7575/MX7576

                      40   TA   =  +25°C                                MX7575/6 FIG13       low AC source impedance.

                      42                                                                                               Internal/External Clock

                                                                                             The MX7575/MX7576 can be run with either an exter-

                      44                                                                     nally applied clock or their internal clock. In either case,

            SNR (dB)  46                                                                     the signal appearing at the clock pin is internally divid-

                                                                                             ed by two to provide an internal clock signal that is rela-

                      48                                                                     tively  insensitive  to  the  input  clock  duty       cycle.

                                                                                             Therefore, a single conversion takes 20 input clock

                      50                                                                     cycles, which corresponds to 10 internal clock cycles.

                      52                                                                                                          Internal Clock

                      54                                                                     The internal oscillator frequency is set by an external

                           100            1k             10k     100k                        capacitor, CCLK, and an external resistor, RCLK, which

                                   INPUT      FREQUENCY (Hz)                                 are connected as shown in Figure 16a. During a con-

                                                                                             version, a sawtooth waveform is generated on the CLK

                                                                                             pin by charging CCLK through RCLK and discharging it

Figure 13.            MX7575 SNR vs. Input Frequency                                         through an internal switch. At the end of a conversion,

                                                                                             the internal oscillator is shut down by clamping the CLK

                                                                                             pin to VDD through an internal switch. The circuit for the

                                                                                             internal oscillator can easily be overdriven with an

                                                                                             external clock source.

                      2.5  A: TA = +125°C                               FIG14                The internal oscillator provides a convenient clock

                           B: TA = +85°C                                MX7575/6             source for the MX7575. Figure 17 shows typical conver-

            (LSB)     2.0  C: TA = +25°C                                                     sion times versus temperature for the recommended

                                                                                             RCLK and CCLK combination. Due to process varia-

            ACCURACY                                                                         tions, the oscillation frequency for this RCLK/CCLK com-

                      1.5                                                                    bination may vary by as much as ±50% from the

                                                                                             nominal value shown in Figure 17. Therefore, an exter-

            RELATIVE  1.0                                                                    nal clock should be used in the following situations:

                                                A  B          C                              1) Applications that require the conversion time to be

                      0.5                                                                    within 50% of the minimum conversion time for the

                                                                                             specified accuracy (5µs MX7575/10µs MX7576).

                      0                                                                      2) Applications in which time-related software con-

                           10              100           1000    10000                       straints cannot accommodate conversion-time differ-

                                   CONVERSION TIME (µs)                                      ences that may occur from unit to unit or over

                                                                                             temperature for a given device.

Figure 14.            MX7575 Accuracy vs. Conversion             Time                                                             External Clock

                                                                                             The CLK input of the MX7575/MX7576 may be driven

                                                                                             directly by a 74HC or 4000B series buffer (e g., 4049),

                      +5V                                                                    or by an LS TTL output with a 5.6kΩ pull-up resistor. At

                                                                                             the end of a conversion, the device ignores the clock

            3.3k                                                                             input and disables its internal clock signal. Therefore,

                                           1.23V                                             the external clock may continue to run between conver-

                                                                                        REF  sions without being disabled. The duty cycle of the

                           +               +                                                 external clock may vary from 30% to 70%. As dis-

ICL8069                    _                       47µF          0.1µF                       cussed previously, in order to maintain accuracy, clock

                                                                                             rates significantly lower than the data sheet limits

                                                                                             (4MHz for MX7575 and 2MHz for MX7576) should not

                                                                                             be used.

Figure 15.            External Reference Circuit

                                   _______________________________________________________________________________________                                 9
               CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

MX7575/MX7576      +5V                                                                                  OUTPUT

                                                                                                            CODE           FULL-SCALE

                      47µF          0.1µF                         +5V                                                      TRANSITION

                                                                                  1111 1111                                (FS - 3/2LSB)

                   +5V                                                 RCLK       1111 1110

                                                    18                 100k, 2%   1111 1101

                                           16       VDD        5

                        3.3k   2.46V(max)      AIN       CLK           CCLK

                                                         BUSY  4

                               +1.23V      17                  1       100pF, 1%  0000 0011

                   +    47µF                   REF       CS                                                                               FS = 2VREF

                               0.1µF                     RD    2  CONTROL INPUTS  0000 0010                                               1LSB = –22–F5S6–

                   -                       15  AGND      TP/   3                  0000 0001

                                                         MODE     D7–D0           0000 0000

                                               MX7575             DATA OUT

                                               MX7576                                                       0     1LSB  3LSBs             FS - 1LSB

                                                    9                                                             2LSBs

                                                                                                            AIN, INPUT VOLTAGE (IN TERMS OF LSBs)

               Figure 16a.  Unipolar Configuration                                Figure 16b.           Nominal Transfer Characteristic for Unipolar

                                                                                  Operation

               ______________ Typical Applications                                accurate enough that calibration will not be necessary. If

                                                                                  calibration is not needed, resistors R1–R7 should have a

                                                        Unipolar Operation        0.1% tolerance, with R4 and R5 replaced by one 10kΩ

               Figure 16a shows the analog circuit connections for                resistor, and R2 and R3 with one 1kΩ resistor. If calibra-

               unipolar operation, and Figure 16b shows the nominal               tion is required, follow the steps in the sections below.

               transfer characteristic for unipolar operation. Since the

               offset and full-scale errors of the MX7575/MX7576 are                                                                                        Offset Adjust

               very small, it is not necessary to null these errors in            Adjust the offset error by applying an analog input volt-

               most cases. If calibration is required, follow the steps in        age of 2.43V (+FS - 3/2LSB). Then adjust resistor R5

               the sections below.                                                until the output code flickers between 1111 1110 and

                                                                                  1111 1111.

                                                                  Offset Adjust

               The offset error can be adjusted by using the offset trim                                                                          Full-Scale Adjust

               capability of an op amp (when it is used as a voltage fol-         Null the full-scale error by applying an analog input

               lower) to drive the analog input, AIN. The op amp should           voltage of -2.45V (-FS + 1/2LSB). Then adjust resistor

               have a common-mode input range that includes 0V. Set               R3 until the output code flickers between 0000 0000

               its initial input to 4.8mV (1/2LSB), while varying its offset      and 0000 0001.

               until the ADC output code flickers between 0000 0000                                     14

               and 0000 0001.

                                                         Full-Scale Adjustment                          13              MX7576

               Make the full-scale adjustment by forcing the analog               CONVERSION TIME (µs)  12                                MX7575

               input, AIN, to 2.445V (FS - 3/2LSB). Then vary the refer-

               ence input voltage until the ADC output code flickers                                    11

               between 1111 1110 and 1111 1111.                                                         10

                                                         Bipolar Operation                              9

               Figure 18a shows an example of the circuit connection

               for bipolar operation, and Figure 18b shows the nominal                                  8                                 RCLK = 100kΩ

               transfer characteristic for bipolar operation. The output                                7                                 CCLK = 100pF

               code provided by the MX7575 is offset binary. The ana-                                       -55   -25   0       25  50    75      100       125

               log input range for this circuit is ±2.46V (1LSB =                                                 AMBIENT TEMPERATURE (°C)

               19.22mV), even though the voltage appearing at AIN is

               in the 0V to 2.46V range. In most cases, the MX7575 is             Figure 17.            Typical Conversion Times vs. Temperature Using

                                                                                  Internal Clock

               10  ______________________________________________________________________________________
             CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

                              +5V                                         +5V                                                                                     MX7575/MX7576

                               47µF        0.1µF                                                   OUTPUT

                     +5V                                                       RCLK                CODE

                                                             18

                                                             VDD                                   111...111

               R6                          17           REF      CLK   5                           111...110

               3.3k       +5V                                                  CL

                                                                               100pF

                                   TLC271                                      2%                  100...010

0.1µF  47µF +  ICL8069                                  MX7575

               1.2V                                                                                100...001     -FS  -1/2LSB

               REFERENCE             R5    R1                                                      100...000     2

                                     5k    1k                                                                                          FS -1LSB     AIN

                                           16           AIN                                        011...111                   1/2LSB  2

                                                        AGND     DGND  D7–D0

                                     R4    R8220Ω15                    DATA OUT                    011...110

                                   8.2k                          9

                                                                                                   000...001                           FS = 2VREF

                          R7               R3                                                      000...000                           1LSB =  2FS

                          10k              500Ω                                                                                                256

                                         INPUT VOLTAGE

Figure 18a.    MX7575     Bipolar Configuration                                       Figure 18b.  Nominal Transfer Characteristic for Bipolar

                                                                                      Operation

__________Applications Information                                                    __Functional Diagrams (continued)

                                                                          Noise

To minimize noise coupling, keep both the input signal                                                                                         VDD

lead to AIN and the signal return lead from AGND as                                                                                            18

short as possible. If this is not possible, a shielded                                      16

cable or a twisted-pair transmission line is recommend-                               AIN

ed. Additionally, potential differences between the ADC                                     15     MX7576                                 COMP

ground and the signal-source ground should be mini-                                   AGND

mized, since these voltage differences appear as                                      REF   17                                 DAC

errors superimposed on the input signal. To minimize                                        5      CLOCK

system noise pickup, keep the driving source resis-                                   CLK          OSCILLATOR                  SAR

tance below 2kΩ.

                                                 Proper Layout                        CS    1                                          LATCH AND         ..6 D7

                                                                                      RD    2                       CONTROL            THREE-STATE

For PC board layouts, take care to keep digital lines                                 MODE  3                         LOGIC            OUTPUT DRIVERS        D0

well separated from any analog lines. Establish a sin-                                                                                                   14

gle-point, analog ground (separate from the digital sys-                                                      4                                9

tem ground) near the MX7575/MX7576. This analog                                                               BUSY                             DGND

ground point should be connected to the digital system

ground through a single-track connection only. Any

supply or reference bypass capacitors, analog input fil-

ter capacitors, or input signal shielding should be

returned to the analog ground point.

                          ______________________________________________________________________________________                                              11
               CMOS, µP-Compatible, 5µs/10µs, 8-Bit ADCs

MX7575/MX7576  ____Pin Configurations (continued)                                                                _Ordering Information (continued)

                   TOP VIEW                                                                                      PART             TEMP. RANGE                       PIN-PACKAGE            INL

                                                           N.C.      VDD     REF                                                                                                           (LSB)

                                             RD  CS                                                              MX7575JEWN       -40°C to +85°C                    18 Wide SO             ±1

                                             3   2         1         20      19                                  MX7575KEWN       -40°C to +85°C                    18 Wide SO             ±1/2

                                                                                                                 MX7575JEQP       -40°C to +85°C                    20 PLCC                ±1

                                                                                                                 MX7575KEQP       -40°C to +85°C                    20 PLCC                ±1/2

                   TP (MODE)     4                                                      18     AIN               MX7575SQ         -55°C to +125°C                   18 CERDIP**            ±1

                   BUSY          5                                                      17     AGND              MX7575TQ         -55°C to +125°C                   18 CERDIP**            ±1/2

                                                       MX7575                                                    MX7576JN         0°C to +70°C                      18 Plastic DIP         ±1

                   CLK           6                     MX7576                           16     D0 (LSB)

                                                                                                                 MX7576KN         0°C to +70°C                      18 Plastic DIP         ±1/2

                   D7 (MSB)      7                                                      15     D1                MX7576JCWN       0°C to +70°C                      18 Wide SO             ±1

                             D6  8                                                      14     D2                MX7576KCWN       0°C to +70°C                      18 Wide SO             ±1/2

                                                                                                                 MX7576JP         0°C to +70°C                      20 PLCC                ±1

                                             9   10        11        12      13                                  MX7576KP         0°C to +70°C                      20 PLCC                ±1/2

                                             D5  DGND      N.C.      D4      D3                                  MX7576J/D        0°C to +70°C                      Dice*                  ±1

                                                                                                                 MX7576AQ         -25°C to +85°C                    18 CERDIP**            ±1

                                                                                                                 MX7576BQ         -25°C to +85°C                    18 CERDIP**            ±1/2

                                                    PLCC                                                         MX7576JEWN       -40°C to +85°C                    18 Wide SO             ±1

                   ( ) ARE FOR MX7576 ONLY.                                                                      MX7576KEWN       -40°C to +85°C                    18 Wide SO             ±1/2

                                                                                                                 MX7576JEQP       -40°C to +85°C                    20 PLCC                ±1

                                                                                                                 MX7576KEQP       -40°C to +85°C                    20 PLCC                ±1/2

                                                                                                                 MX7576SQ         -55°C to +125°C                   18 CERDIP**            ±1

                                                                                                                 MX7576TQ         -55°C to +125°C                   18 CERDIP**            ±1/2

                                                                                                              *  Contact factory for dice specifications.

                                                                                                              ** Contact factory for availability.

               __________________________________________________________Chip Topographies

                                                              MX7575                                                                               MX7576

                                                       D6        D7       CLK           N.C.                                          D6           D7          CLK        MODE

                                                                                  BUSY                                                             (MSB)            BUSY

                                    D5                                                                                      D5

                                 DGND                                                                    TP                 DGND                                                     N.C.

                                    D4                                                                   RD                 D4                                                       RD

                   0.081"                                                                                CS      0.081"                                                              CS

                   (2.057mm)                                                                             VDD     (2.057mm)                                                           VDD

                                                                                                         REF                                                                         REF

                                    D3                                                                                      D3

                                                                                              AIN                                                         D0                    AIN

                                             D2            D1        D0      AGND*      AGND*                                     D2               D1   (LSB)   AGND*     AGND*

                                                                     0.130"                                                                             0.130"

                                                                 (3.302mm)                                                                             (3.302mm)

                                 *The two AGND pads must both be used (bonded together).                                    *The two AGND pads must both be used (bonded together).

                                 TRANSISTOR COUNT: 768                                                                      TRANSISTOR COUNT: 768

                                 SUBSTRATE CONNECTED TO VDD                                                                 SUBSTRATE CONNECTED TO VDD

               Maxim cannot assume responsibility for use of any circuitry other than circuitry entirely embodied in a Maxim product. No circuit patent licenses are

               implied. Maxim reserves the right to change the circuitry and specifications without notice at any time.

               12  __________________Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA                                                            94086 (408) 737-7600

               ©   1996 Maxim Integrated Products                                 Printed USA                    is a registered trademark of Maxim Integrated Products.
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MX7575SQ/883B  MX7575TQ/883B  MX7575JCWN+  MX7575JCWN+T  MX7575JEWN+      MX7575JEWN+T

MX7575JN+   MX7575JP+   MX7575JP+T  MX7575KCWN+  MX7575KCWN+T  MX7575KEWN+  MX7575KEWN+T

MX7575KN+   MX7575KP+   MX7575KP+T  MX7576JCWN+  MX7576JCWN+T  MX7576JN+   MX7576JP+

MX7576JP+T  MX7576KCWN+  MX7576KCWN+T  MX7576KN+  MX7576KP+    MX7576KP+T   MX7576KEQP+

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