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MT41J256M16HA-125:E

器件型号:MT41J256M16HA-125:E
器件类别:存储   
厂商名称:Micron
厂商官网:http://www.micron.com/
标准:  
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器件描述

IC ddr3 sdram 4gbit 800mhz fbga

参数
Datasheets:
MT41J1G4,MT41JzzzMzz:
Standard Package : 1,000
Category: Integrated Circuits (ICs)
Family: Memory
Series: -
Packaging : Tray
Format - Memory: RAM
Memory Type: DDR3 SDRAM
Memory Size: 4G (256M x 16)
Speed: 800MHz
Interface: Parallel
Voltage - Supply: 1.425 V ~ 1.575 V
Operating Temperature: 0°C ~ 95°C
Package / Case: 96-TFBGA
Supplier Device Package: 96-FBGA (9x14)

MT41J256M16HA-125:E器件文档内容

                                                                           4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                            Features

DDR3 SDRAM

MT41J1G4 128 Meg x 4 x 8 banks
MT41J512M8 64 Meg x 8 x 8 banks
MT41J256M16 32 Meg x 16 x 8 banks

Features                                                    Options1                                  Marking

VDD = VDDQ = 1.5V 0.075V                                  Configuration                                1G4
1.5V center-terminated push/pull I/O                         1 Gig x 4                                512M8
Differential bidirectional data strobe                      512 Meg x 8                             256M16
8n-bit prefetch architecture                                 256 Meg x 16
Differential clock inputs (CK, CK#)                                                                      RA
8 internal banks                                           FBGA package (Pb-free) x4, x8              RH
Nominal and dynamic on-die termination (ODT)                78-ball (10.5mm x 12mm) Rev. D
                                                               78-ball (9mm x 10.5mm) Rev. E, J           RE
   for data, strobe, and mask signals                                                                      HA
Programmable CAS READ latency (CL)                         FBGA package (Pb-free) x16
Posted CAS additive latency (AL)                            96-ball (10mm x 14mm) Rev. D              -093
Programmable CAS WRITE latency (CWL) based on                96-ball (9mm x 14mm) Rev. E               -107
                                                                                                          -125
   tCK                                                       Timing cycle time                         -15E
Fixed burst length (BL) of 8 and burst chop (BC) of 4       938ps @ CL = 14 (DDR3-2133)              -187E
                                                               1.071ns @ CL = 13 (DDR3-1866)
   (via the mode register set [MRS])                           1.25ns @ CL = 11 (DDR3-1600)              None
Selectable BC4 or BL8 on-the-fly (OTF)                      1.5ns @ CL = 9 (DDR3-1333)                  IT
Self refresh mode                                           1.87ns @ CL = 7 (DDR3-1066)
TC of 0C to 95C                                                                                     :D/:E/:J
                                                             Operating temperature
    64ms, 8192 cycle refresh at 0C to 85C                   Commercial (0C  TC  +95C)
    32ms, 8192 cycle refresh at 85C to 95C                  Industrial (40C  TC  +95C)
Self refresh temperature (SRT)
Write leveling                                             Revision
Multipurpose register
Output driver calibration                                 Note:          1. Not all options listed can be combined to
                                                                               define an offered product. Use the part
                                                                               catalog search on http://www.micron.com
                                                                               for available offerings.

Table 1: Key Timing Parameters

Speed Grade                          Data Rate (MT/s)  Target tRCD-tRP-CL  tRCD (ns)  tRP (ns)        CL (ns)
  -0931, 2, 3, 4                              2133             14-14-14       13.09     13.09          13.09
   -1071, 2, 3                                1866             13-13-13       13.91     13.91          13.91
    -1251, 2,                                 1600             11-11-11       13.75     13.75          13.75
     -15E1,                                   1333               9-9-9         13.5     13.5            13.5
      -187E                                   1066               7-7-7         13.1     13.1            13.1

Notes:  1. Backward compatible to 1066, CL = 7 (-187E).
        2. Backward compatible to 1333, CL = 9 (-15E).
        3. Backward compatible to 1600, CL = 11 (-125).
        4. Backward compatible to 1866, CL = 13 (-107).

PDF: 09005aef8417277b                                    1                 Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                      2009 Micron Technology, Inc. All rights reserved.

        Products and specifications discussed herein are subject to change by Micron without notice.
                                                                                         4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                          Features

Table 2: Addressing                                 1 Gig x 4               512 Meg x 8                    256 Meg x 16
                                            128 Meg x 4 x 8 banks      64 Meg x 8 x 8 banks           32 Meg x 16 x 8 banks
Parameter
Configuration                                            8K                        8K                              8K
Refresh count                                     64K (A[15:0])             64K (A[15:0])                   32K (A[14:0])
Row addressing
Bank addressing                                     8 (BA[2:0])               8 (BA[2:0])                     8 (BA[2:0])
Column addressing                                2K (A[11, 9:0])              1K (A[9:0])                     1K (A[9:0])
Page size
                                                        1KB                       1KB                             2KB

Figure 1: DDR3 Part Numbers

                                            Example Part Number: MT41J512M8RH-125:E

                                     MT41J  Configuration                      -  Speed        :
                                                                   Package                  Revision

                                                                                         ^

                                                                                             :D/:E/:J Revision

                                     Configuration    1G4                                Temperatu re            None
                                     1 Gig x 4      512M8                                Commercial                IT
                                     512 Meg x 8    256M16                               Industrial temperature
                                     256 Meg x 16

Package                                                     Rev. Mark             -093   Speed Grade
78-ball 10.5mm x 12mm FBGA                                   D RA                 -107   tCK = 0.938ns, CL = 14
78-ball 9mm x 10.5mm FBGA                                   E, J RH               -125   tCK = 1.071ns, CL = 13
96-ball 10.0mm x 14mm FBGA                                   D RE                 -15E   tCK = 1.25ns, CL = 11
96-ball 9mm x 14mm FBGA                                      E HA                 -187E  tCK = 1.5ns, CL = 9
                                                                                         tCK = 1.87ns, CL = E

Note: 1. Not all options listed can be combined to define an offered product. Use the part catalog search on
               http://www.micron.com for available offerings.

FBGA Part Marking Decoder

Due to space limitations, FBGA-packaged components have an abbreviated part marking that is different from the
part number. For a quick conversion of an FBGA code, see the FBGA Part Marking Decoder on Micron's Web site:
http://www.micron.com.

PDF: 09005aef8417277b                                              2              Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                    Features

Contents

State Diagram ................................................................................................................................................ 11
Functional Description ................................................................................................................................... 12

   Industrial Temperature ............................................................................................................................... 12
   General Notes ............................................................................................................................................ 12
Functional Block Diagrams ............................................................................................................................. 14
Ball Assignments and Descriptions ................................................................................................................. 17
Package Dimensions ....................................................................................................................................... 23
Electrical Specifications .................................................................................................................................. 27
   Absolute Ratings ......................................................................................................................................... 27
   Input/Output Capacitance .......................................................................................................................... 28
Thermal Characteristics .................................................................................................................................. 29
Electrical Specifications IDD Specifications and Conditions ............................................................................ 31
Electrical Characteristics IDD Specifications .................................................................................................. 42
Electrical Specifications DC and AC .............................................................................................................. 46
   DC Operating Conditions ........................................................................................................................... 46
   Input Operating Conditions ........................................................................................................................ 46
   AC Overshoot/Undershoot Specification ..................................................................................................... 49
   Slew Rate Definitions for Single-Ended Input Signals ................................................................................... 53
   Slew Rate Definitions for Differential Input Signals ...................................................................................... 55
ODT Characteristics ....................................................................................................................................... 56
   ODT Resistors ............................................................................................................................................ 57
   ODT Sensitivity .......................................................................................................................................... 58
   ODT Timing Definitions ............................................................................................................................. 58
Output Driver Impedance ............................................................................................................................... 62
   34 Ohm Output Driver Impedance .............................................................................................................. 63
   34 Ohm Driver ............................................................................................................................................ 64
   34 Ohm Output Driver Sensitivity ................................................................................................................ 65
   Alternative 40 Ohm Driver .......................................................................................................................... 66
   40 Ohm Output Driver Sensitivity ................................................................................................................ 66
Output Characteristics and Operating Conditions ............................................................................................ 68
   Reference Output Load ............................................................................................................................... 70
   Slew Rate Definitions for Single-Ended Output Signals ................................................................................. 71
   Slew Rate Definitions for Differential Output Signals .................................................................................... 72
Speed Bin Tables ............................................................................................................................................ 73
Electrical Characteristics and AC Operating Conditions ................................................................................... 78
Command and Address Setup, Hold, and Derating ........................................................................................... 98
Data Setup, Hold, and Derating ...................................................................................................................... 106
Commands Truth Tables ............................................................................................................................. 115
Commands ................................................................................................................................................... 118
   DESELECT ................................................................................................................................................ 118
   NO OPERATION ........................................................................................................................................ 118
   ZQ CALIBRATION LONG ........................................................................................................................... 118
   ZQ CALIBRATION SHORT .......................................................................................................................... 118
   ACTIVATE ................................................................................................................................................. 118
   READ ........................................................................................................................................................ 118
   WRITE ...................................................................................................................................................... 119
   PRECHARGE ............................................................................................................................................. 120
   REFRESH .................................................................................................................................................. 120
   SELF REFRESH .......................................................................................................................................... 121
   DLL Disable Mode ..................................................................................................................................... 122

PDF: 09005aef8417277b                3  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                    Features

Input Clock Frequency Change ...................................................................................................................... 126
Write Leveling ............................................................................................................................................... 128

   Write Leveling Procedure ........................................................................................................................... 130
   Write Leveling Mode Exit Procedure ........................................................................................................... 132
Initialization ................................................................................................................................................. 133
Mode Registers .............................................................................................................................................. 135
Mode Register 0 (MR0) ................................................................................................................................... 136
   Burst Length ............................................................................................................................................. 136
   Burst Type ................................................................................................................................................. 137
   DLL RESET ................................................................................................................................................ 138
   Write Recovery .......................................................................................................................................... 138
   Precharge Power-Down (Precharge PD) ...................................................................................................... 139
   CAS Latency (CL) ....................................................................................................................................... 139
Mode Register 1 (MR1) ................................................................................................................................... 140
   DLL Enable/DLL Disable ........................................................................................................................... 140
   Output Drive Strength ............................................................................................................................... 141
   OUTPUT ENABLE/DISABLE ...................................................................................................................... 141
   TDQS Enable ............................................................................................................................................. 141
   On-Die Termination .................................................................................................................................. 142
   WRITE LEVELING ..................................................................................................................................... 142
   POSTED CAS ADDITIVE Latency ................................................................................................................ 142
Mode Register 2 (MR2) ................................................................................................................................... 143
   CAS Write Latency (CWL) ........................................................................................................................... 144
   AUTO SELF REFRESH (ASR) ....................................................................................................................... 144
   SELF REFRESH TEMPERATURE (SRT) ........................................................................................................ 145
   SRT vs. ASR ............................................................................................................................................... 145
   DYNAMIC ODT ......................................................................................................................................... 145
Mode Register 3 (MR3) ................................................................................................................................... 146
   MULTIPURPOSE REGISTER (MPR) ............................................................................................................ 146
   MPR Functional Description ...................................................................................................................... 147
   MPR Register Address Definitions and Bursting Order ................................................................................. 148
   MPR Read Predefined Pattern .................................................................................................................... 154
MODE REGISTER SET (MRS) Command ........................................................................................................ 154
ZQ CALIBRATION Operation ......................................................................................................................... 155
ACTIVATE Operation ..................................................................................................................................... 156
READ Operation ............................................................................................................................................ 158
WRITE Operation .......................................................................................................................................... 169
   DQ Input Timing ....................................................................................................................................... 177
PRECHARGE Operation ................................................................................................................................. 179
SELF REFRESH Operation .............................................................................................................................. 179
Extended Temperature Usage ........................................................................................................................ 181
Power-Down Mode ........................................................................................................................................ 182
RESET Operation ........................................................................................................................................... 190
On-Die Termination (ODT) ............................................................................................................................ 192
   Functional Representation of ODT ............................................................................................................. 192
   Nominal ODT ............................................................................................................................................ 192
Dynamic ODT ............................................................................................................................................... 194
   Dynamic ODT Special Use Case ................................................................................................................. 194
   Functional Description .............................................................................................................................. 194
Synchronous ODT Mode ................................................................................................................................ 200
   ODT Latency and Posted ODT .................................................................................................................... 200
   Timing Parameters .................................................................................................................................... 200

PDF: 09005aef8417277b                4  Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                   2009 Micron Technology, Inc. All rights reserved.
                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                    Features

   ODT Off During READs .............................................................................................................................. 203
Asynchronous ODT Mode .............................................................................................................................. 205

   Synchronous to Asynchronous ODT Mode Transition (Power-Down Entry) .................................................. 207
Asynchronous to Synchronous ODT Mode Transition (Power-Down Exit) ........................................................ 209

   Asynchronous to Synchronous ODT Mode Transition (Short CKE Pulse) ...................................................... 211

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List of Figures

Figure 1: DDR3 Part Numbers .......................................................................................................................... 2
Figure 2: Simplified State Diagram ................................................................................................................. 11
Figure 3: 1 Gig x 4 Functional Block Diagram .................................................................................................. 14
Figure 4: 512 Meg x 8 Functional Block Diagram ............................................................................................. 15
Figure 5: 256 Meg x 16 Functional Block Diagram ........................................................................................... 16
Figure 6: 78-Ball FBGA x4, x8 (Top View) ...................................................................................................... 17
Figure 7: 96-Ball FBGA x16 (Top View) ......................................................................................................... 18
Figure 8: 78-Ball FBGA x4, x8 (RA) ................................................................................................................ 23
Figure 9: 78-Ball FBGA x4, x8 (RH) ............................................................................................................... 24
Figure 10: 96-Ball FBGA x16 (RE) ................................................................................................................. 25
Figure 11: 96-Ball FBGA x16 (HA) ................................................................................................................. 26
Figure 12: Thermal Measurement Point ......................................................................................................... 30
Figure 13: Input Signal .................................................................................................................................. 48
Figure 14: Overshoot ..................................................................................................................................... 49
Figure 15: Undershoot ................................................................................................................................... 49
Figure 16: VIX for Differential Signals .............................................................................................................. 51
Figure 17: Single-Ended Requirements for Differential Signals ........................................................................ 51
Figure 18: Definition of Differential AC-Swing and tDVAC ............................................................................... 52
Figure 19: Nominal Slew Rate Definition for Single-Ended Input Signals .......................................................... 54
Figure 20: Nominal Differential Input Slew Rate Definition for DQS, DQS# and CK, CK# .................................. 55
Figure 21: ODT Levels and I-V Characteristics ................................................................................................ 56
Figure 22: ODT Timing Reference Load .......................................................................................................... 59
Figure 23: tAON and tAOF Definitions ............................................................................................................ 60
Figure 24: tAONPD and tAOFPD Definitions ................................................................................................... 60
Figure 25: tADC Definition ............................................................................................................................. 61
Figure 26: Output Driver ................................................................................................................................ 62
Figure 27: DQ Output Signal .......................................................................................................................... 69
Figure 28: Differential Output Signal .............................................................................................................. 70
Figure 29: Reference Output Load for AC Timing and Output Slew Rate ........................................................... 70
Figure 30: Nominal Slew Rate Definition for Single-Ended Output Signals ....................................................... 71
Figure 31: Nominal Differential Output Slew Rate Definition for DQS, DQS# .................................................... 72
Figure 32: Nominal Slew Rate and tVAC for tIS (Command and Address Clock) ............................................. 102
Figure 33: Nominal Slew Rate for tIH (Command and Address Clock) ........................................................... 103
Figure 34: Tangent Line for tIS (Command and Address Clock) .................................................................... 104
Figure 35: Tangent Line for tIH (Command and Address Clock) .................................................................... 105
Figure 36: Nominal Slew Rate and tVAC for tDS (DQ Strobe) ......................................................................... 111
Figure 37: Nominal Slew Rate for tDH (DQ Strobe) ...................................................................................... 112
Figure 38: Tangent Line for tDS (DQ Strobe) ................................................................................................ 113
Figure 39: Tangent Line for tDH (DQ Strobe) ............................................................................................... 114
Figure 40: Refresh Mode ............................................................................................................................... 121
Figure 41: DLL Enable Mode to DLL Disable Mode ........................................................................................ 123
Figure 42: DLL Disable Mode to DLL Enable Mode ........................................................................................ 124
Figure 43: DLL Disable tDQSCK .................................................................................................................... 125
Figure 44: Change Frequency During Precharge Power-Down ........................................................................ 127
Figure 45: Write Leveling Concept ................................................................................................................. 128
Figure 46: Write Leveling Sequence ............................................................................................................... 131
Figure 47: Write Leveling Exit Procedure ....................................................................................................... 132
Figure 48: Initialization Sequence ................................................................................................................. 134
Figure 49: MRS to MRS Command Timing (tMRD) ......................................................................................... 135
Figure 50: MRS to nonMRS Command Timing (tMOD) .................................................................................. 136

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Figure 51: Mode Register 0 (MR0) Definitions ................................................................................................ 137
Figure 52: READ Latency .............................................................................................................................. 139
Figure 53: Mode Register 1 (MR1) Definition ................................................................................................. 140
Figure 54: READ Latency (AL = 5, CL = 6) ....................................................................................................... 143
Figure 55: Mode Register 2 (MR2) Definition ................................................................................................. 144
Figure 56: CAS Write Latency ........................................................................................................................ 144
Figure 57: Mode Register 3 (MR3) Definition ................................................................................................. 146
Figure 58: Multipurpose Register (MPR) Block Diagram ................................................................................. 147
Figure 59: MPR System Read Calibration with BL8: Fixed Burst Order Single Readout ..................................... 150
Figure 60: MPR System Read Calibration with BL8: Fixed Burst Order, Back-to-Back Readout .......................... 151
Figure 61: MPR System Read Calibration with BC4: Lower Nibble, Then Upper Nibble .................................... 152
Figure 62: MPR System Read Calibration with BC4: Upper Nibble, Then Lower Nibble .................................... 153
Figure 63: ZQ CALIBRATION Timing (ZQCL and ZQCS) ................................................................................. 155
Figure 64: Example: Meeting tRRD (MIN) and tRCD (MIN) ............................................................................. 156
Figure 65: Example: tFAW ............................................................................................................................. 157
Figure 66: READ Latency .............................................................................................................................. 158
Figure 67: Consecutive READ Bursts (BL8) .................................................................................................... 160
Figure 68: Consecutive READ Bursts (BC4) .................................................................................................... 160
Figure 69: Nonconsecutive READ Bursts ....................................................................................................... 161
Figure 70: READ (BL8) to WRITE (BL8) .......................................................................................................... 161
Figure 71: READ (BC4) to WRITE (BC4) OTF .................................................................................................. 162
Figure 72: READ to PRECHARGE (BL8) .......................................................................................................... 162
Figure 73: READ to PRECHARGE (BC4) ......................................................................................................... 163
Figure 74: READ to PRECHARGE (AL = 5, CL = 6) ........................................................................................... 163
Figure 75: READ with Auto Precharge (AL = 4, CL = 6) ..................................................................................... 163
Figure 76: Data Output Timing tDQSQ and Data Valid Window .................................................................... 165
Figure 77: Data Strobe Timing READs ......................................................................................................... 166
Figure 78: Method for Calculating tLZ and tHZ ............................................................................................... 167
Figure 79: tRPRE Timing ............................................................................................................................... 167
Figure 80: tRPST Timing ............................................................................................................................... 168
Figure 81: tWPRE Timing .............................................................................................................................. 170
Figure 82: tWPST Timing .............................................................................................................................. 170
Figure 83: WRITE Burst ................................................................................................................................ 171
Figure 84: Consecutive WRITE (BL8) to WRITE (BL8) ..................................................................................... 172
Figure 85: Consecutive WRITE (BC4) to WRITE (BC4) via OTF ........................................................................ 172
Figure 86: Nonconsecutive WRITE to WRITE ................................................................................................. 173
Figure 87: WRITE (BL8) to READ (BL8) .......................................................................................................... 173
Figure 88: WRITE to READ (BC4 Mode Register Setting) ................................................................................. 174
Figure 89: WRITE (BC4 OTF) to READ (BC4 OTF) ........................................................................................... 175
Figure 90: WRITE (BL8) to PRECHARGE ........................................................................................................ 176
Figure 91: WRITE (BC4 Mode Register Setting) to PRECHARGE ...................................................................... 176
Figure 92: WRITE (BC4 OTF) to PRECHARGE ................................................................................................ 177
Figure 93: Data Input Timing ........................................................................................................................ 178
Figure 94: Self Refresh Entry/Exit Timing ...................................................................................................... 180
Figure 95: Active Power-Down Entry and Exit ................................................................................................ 184
Figure 96: Precharge Power-Down (Fast-Exit Mode) Entry and Exit ................................................................. 185
Figure 97: Precharge Power-Down (Slow-Exit Mode) Entry and Exit ................................................................ 185
Figure 98: Power-Down Entry After READ or READ with Auto Precharge (RDAP) ............................................. 186
Figure 99: Power-Down Entry After WRITE .................................................................................................... 186
Figure 100: Power-Down Entry After WRITE with Auto Precharge (WRAP) ...................................................... 187
Figure 101: REFRESH to Power-Down Entry .................................................................................................. 187
Figure 102: ACTIVATE to Power-Down Entry ................................................................................................. 188

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Figure 103: PRECHARGE to Power-Down Entry ............................................................................................. 188
Figure 104: MRS Command to Power-Down Entry ......................................................................................... 189
Figure 105: Power-Down Exit to Refresh to Power-Down Entry ....................................................................... 189
Figure 106: RESET Sequence ......................................................................................................................... 191
Figure 107: On-Die Termination ................................................................................................................... 192
Figure 108: Dynamic ODT: ODT Asserted Before and After the WRITE, BC4 .................................................... 197
Figure 109: Dynamic ODT: Without WRITE Command .................................................................................. 197
Figure 110: Dynamic ODT: ODT Pin Asserted Together with WRITE Command for 6 Clock Cycles, BL8 ............ 198
Figure 111: Dynamic ODT: ODT Pin Asserted with WRITE Command for 6 Clock Cycles, BC4 .......................... 199
Figure 112: Dynamic ODT: ODT Pin Asserted with WRITE Command for 4 Clock Cycles, BC4 .......................... 199
Figure 113: Synchronous ODT ...................................................................................................................... 201
Figure 114: Synchronous ODT (BC4) ............................................................................................................. 202
Figure 115: ODT During READs .................................................................................................................... 204
Figure 116: Asynchronous ODT Timing with Fast ODT Transition .................................................................. 206
Figure 117: Synchronous to Asynchronous Transition During Precharge Power-Down (DLL Off ) Entry ............ 208
Figure 118: Asynchronous to Synchronous Transition During Precharge Power-Down (DLL Off ) Exit ............... 210
Figure 119: Transition Period for Short CKE LOW Cycles with Entry and Exit Period Overlapping ..................... 212
Figure 120: Transition Period for Short CKE HIGH Cycles with Entry and Exit Period Overlapping ................... 212

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List of Tables

Table 1: Key Timing Parameters ....................................................................................................................... 1
Table 2: Addressing ......................................................................................................................................... 2
Table 3: 78-Ball FBGA x4, x8 Ball Descriptions .............................................................................................. 19
Table 4: 96-Ball FBGA x16 Ball Descriptions ................................................................................................. 21
Table 5: Absolute Maximum Ratings .............................................................................................................. 27
Table 6: DDR3 Input/Output Capacitance ...................................................................................................... 28
Table 7: Thermal Characteristics .................................................................................................................... 29
Table 8: Timing Parameters Used for IDD Measurements Clock Units ............................................................ 31
Table 9: IDD0 Measurement Loop ................................................................................................................... 32
Table 10: IDD1 Measurement Loop .................................................................................................................. 33
Table 11: IDD Measurement Conditions for Power-Down Currents ................................................................... 34
Table 12: IDD2N and IDD3N Measurement Loop ................................................................................................ 35
Table 13: IDD2NT Measurement Loop .............................................................................................................. 35
Table 14: IDD4R Measurement Loop ................................................................................................................ 36
Table 15: IDD4W Measurement Loop ............................................................................................................... 37
Table 16: IDD5B Measurement Loop ................................................................................................................ 38
Table 17: IDD Measurement Conditions for IDD6, IDD6ET, and IDD8 .................................................................... 39
Table 18: IDD7 Measurement Loop .................................................................................................................. 40
Table 19: IDD Maximum Limits - Die Rev D ..................................................................................................... 42
Table 20: IDD Maximum Limits Die Rev E, J ..................................................................................................... 44
Table 21: DC Electrical Characteristics and Operating Conditions ................................................................... 46
Table 22: DC Electrical Characteristics and Input Conditions .......................................................................... 46
Table 23: Input Switching Conditions ............................................................................................................. 47
Table 24: Control and Address Pins ................................................................................................................ 49
Table 25: Clock, Data, Strobe, and Mask Pins .................................................................................................. 49
Table 26: Differential Input Operating Conditions (CK, CK# and DQS, DQS#) .................................................. 50
Table 27: Allowed Time Before Ringback (tDVAC) for CK - CK# and DQS - DQS# ............................................... 52
Table 28: Single-Ended Input Slew Rate Definition .......................................................................................... 53
Table 29: Differential Input Slew Rate Definition ............................................................................................. 55
Table 30: On-Die Termination DC Electrical Characteristics ............................................................................ 56
Table 31: RTT Effective Impedances ................................................................................................................ 57
Table 32: ODT Sensitivity Definition .............................................................................................................. 58
Table 33: ODT Temperature and Voltage Sensitivity ........................................................................................ 58
Table 34: ODT Timing Definitions .................................................................................................................. 59
Table 35: Reference Settings for ODT Timing Measurements ........................................................................... 59
Table 36: 34 Ohm Driver Impedance Characteristics ....................................................................................... 63
Table 37: 34 Ohm Driver Pull-Up and Pull-Down Impedance Calculations ....................................................... 64
Table 38: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.5V ................................................................ 64
Table 39: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.575V ............................................................. 64
Table 40: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.425V ............................................................. 65
Table 41: 34 Ohm Output Driver Sensitivity Definition .................................................................................... 65
Table 42: 34 Ohm Output Driver Voltage and Temperature Sensitivity .............................................................. 65
Table 43: 40 Ohm Driver Impedance Characteristics ....................................................................................... 66
Table 44: 40 Ohm Output Driver Sensitivity Definition .................................................................................... 66
Table 45: 40 Ohm Output Driver Voltage and Temperature Sensitivity .............................................................. 67
Table 46: Single-Ended Output Driver Characteristics ..................................................................................... 68
Table 47: Differential Output Driver Characteristics ........................................................................................ 69
Table 48: Single-Ended Output Slew Rate Definition ....................................................................................... 71
Table 49: Differential Output Slew Rate Definition .......................................................................................... 72
Table 50: DDR3-1066 Speed Bins ................................................................................................................... 73

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Table 51: DDR3-1333 Speed Bins ................................................................................................................... 74
Table 52: DDR3-1600 Speed Bins ................................................................................................................... 75
Table 53: DDR3-1866 Speed Bins ................................................................................................................... 76
Table 54: DDR3-2133 Speed Bins ................................................................................................................... 77
Table 55: Electrical Characteristics and AC Operating Conditions .................................................................... 78
Table 56: Electrical Characteristics and AC Operating Conditions for Speed Extensions .................................... 88
Table 57: Command and Address Setup and Hold Values Referenced AC/DC-Based ...................................... 98
Table 58: Derating Values for tIS/tIH AC175/DC100-Based ............................................................................ 99
Table 59: Derating Values for tIS/tIH AC150/DC100-Based ............................................................................ 99
Table 60: Derating Values for tIS/tIH AC135/DC100-Based ........................................................................... 100
Table 61: Derating Values for tIS/tIH AC125/DC100-Based ........................................................................... 100
Table 62: Minimum Required Time tVAC Above VIH(AC) or Below VIL(AC)for Valid Transition .............................. 101
Table 63: DDR3 Data Setup and Hold Values at 1 V/ns (DQS, DQS# at 2 V/ns) AC/DC-Based ......................... 106
Table 64: Derating Values for tDS/tDH AC175/DC100-Based ........................................................................ 107
Table 65: Derating Values for tDS/tDH AC150/DC100-Based ........................................................................ 107
Table 66: Derating Values for tDS/tDH AC135/DC100-Based at 1V/ns ........................................................... 108
Table 67: Derating Values for tDS/tDH AC135/DC100-Based at 2V/ns ........................................................... 109
Table 68: Required Minimum Time tVAC Above VIH(AC) (Below VIL(AC)) for Valid DQ Transition ......................... 110
Table 69: Truth Table Command ................................................................................................................. 115
Table 70: Truth Table CKE .......................................................................................................................... 117
Table 71: READ Command Summary ............................................................................................................ 119
Table 72: WRITE Command Summary .......................................................................................................... 119
Table 73: READ Electrical Characteristics, DLL Disable Mode ......................................................................... 125
Table 74: Write Leveling Matrix ..................................................................................................................... 129
Table 75: Burst Order .................................................................................................................................... 138
Table 76: MPR Functional Description of MR3 Bits ........................................................................................ 147
Table 77: MPR Readouts and Burst Order Bit Mapping ................................................................................... 148
Table 78: Self Refresh Temperature and Auto Self Refresh Description ............................................................ 181
Table 79: Self Refresh Mode Summary ........................................................................................................... 181
Table 80: Command to Power-Down Entry Parameters .................................................................................. 182
Table 81: Power-Down Modes ....................................................................................................................... 183
Table 82: Truth Table ODT (Nominal) ......................................................................................................... 193
Table 83: ODT Parameters ............................................................................................................................ 193
Table 84: Write Leveling with Dynamic ODT Special Case .............................................................................. 194
Table 85: Dynamic ODT Specific Parameters ................................................................................................. 195
Table 86: Mode Registers for RTT,nom ............................................................................................................. 195
Table 87: Mode Registers for RTT(WR) ............................................................................................................. 196
Table 88: Timing Diagrams for Dynamic ODT ................................................................................................ 196
Table 89: Synchronous ODT Parameters ........................................................................................................ 201
Table 90: Asynchronous ODT Timing Parameters for All Speed Bins ............................................................... 206
Table 91: ODT Parameters for Power-Down (DLL Off ) Entry and Exit Transition Period ................................... 208

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State Diagram

Figure 2: Simplified State Diagram

Power    Power     Reset                    Initial-               MRS, MPR,                                                                  CKE L
applied   on    procedure                   ization                   write
                                                                                                                               Self
                                              ZQCL                   leveling                               SRE              refresh
                                                                                                   SRX
                                                                    MRS                                                    Refreshing
                                                                                                       REF
From any        RESET                                   ZQCL/ZQCS
state
                                            ZQ
                                                                   Idle
                                     calibration

                                            Active                                           PDE   Precharge
                                            power-                      ACT                          power-
                                            down                                                      down
                                                                                              PDX
                                                                                                                    CKE L
                                                                   Activating

                                                        PDX

                                     CKE L              PDE

                                                                   Bank
                                                                   active

                                     WRITE              WRITE                              READ                     READ

                                               Writing         WRITE AP      READ AP               Reading
                                                                    WRITE  READ

                                            WRITE AP           WRITE AP READ AP                    READ AP

                                            Writing                PRE, PREA                       Reading

                                                        PRE, PREA             PRE, PREA

    ACT = ACTIVATE                                                            Precharging                                          Automatic
    MPR = Multipurpose register                                                                                                    sequence
    MRS = Mode register set                 PREA = PRECHARGE ALL
    PDE = Power-down entry                  READ = RD, RDS4, RDS8                                                                  Command
    PDX = Power-down exit                   READ AP = RDAP, RDAPS4, RDAPS8                                                         sequence
    PRE = PRECHARGE                         REF = REFRESH
                                            RESET = START RESET PROCEDURE                          SRX = Self refresh exit
PDF: 09005aef8417277b                       SRE = Self refresh entry                               WRITE = WR, WRS4, WRS8
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                WRITE AP = WRAP, WRAPS4, WRAPS8
                                                                                                   ZQCL = ZQ LONG CALIBRATION
                                                                                                   ZQCS = ZQ SHORT CALIBRATION

                                                               11          Micron Technology, Inc. reserves the right to change products or specifications without notice.
                                                                                                                                         2009 Micron Technology, Inc. All rights reserved.
                                         4Gb: x4, x8, x16 DDR3 SDRAM
                                                    Functional Description

Functional Description

                                    DDR3 SDRAM uses a double data rate architecture to achieve high-speed operation.
                                    The double data rate architecture is an 8n-prefetch architecture with an interface de-
                                    signed to transfer two data words per clock cycle at the I/O pins. A single read or write
                                    operation for the DDR3 SDRAM effectively consists of a single 8n-bit-wide, four-clock-
                                    cycle data transfer at the internal DRAM core and eight corresponding n-bit-wide, one-
                                    half-clock-cycle data transfers at the I/O pins.

                                    The differential data strobe (DQS, DQS#) is transmitted externally, along with data, for
                                    use in data capture at the DDR3 SDRAM input receiver. DQS is center-aligned with data
                                    for WRITEs. The read data is transmitted by the DDR3 SDRAM and edge-aligned to the
                                    data strobes.

                                    The DDR3 SDRAM operates from a differential clock (CK and CK#). The crossing of CK
                                    going HIGH and CK# going LOW is referred to as the positive edge of CK. Control, com-
                                    mand, and address signals are registered at every positive edge of CK. Input data is reg-
                                    istered on the first rising edge of DQS after the WRITE preamble, and output data is ref-
                                    erenced on the first rising edge of DQS after the READ preamble.

                                    Read and write accesses to the DDR3 SDRAM are burst-oriented. Accesses start at a se-
                                    lected location and continue for a programmed number of locations in a programmed
                                    sequence. Accesses begin with the registration of an ACTIVATE command, which is then
                                    followed by a READ or WRITE command. The address bits registered coincident with
                                    the ACTIVATE command are used to select the bank and row to be accessed. The ad-
                                    dress bits registered coincident with the READ or WRITE commands are used to select
                                    the bank and the starting column location for the burst access.

                                    The device uses a READ and WRITE BL8 and BC4. An auto precharge function may be
                                    enabled to provide a self-timed row precharge that is initiated at the end of the burst
                                    access.

                                    As with standard DDR SDRAM, the pipelined, multibank architecture of DDR3 SDRAM
                                    allows for concurrent operation, thereby providing high bandwidth by hiding row pre-
                                    charge and activation time.

                                    A self refresh mode is provided, along with a power-saving, power-down mode.

Industrial Temperature

                                    The industrial temperature (IT) device requires that the case temperature not exceed
                                    40C or 95C. JEDEC specifications require the refresh rate to double when TC exceeds
                                    85C; this also requires use of the high-temperature self refresh option. Additionally,
                                    ODT resistance and the input/output impedance must be derated when TC is < 0C or
                                    >95C.

General Notes

                                     The functionality and the timing specifications discussed in this data sheet are for the
                                       DLL enable mode of operation (normal operation).

                                     Throughout this data sheet, various figures and text refer to DQs as "DQ." DQ is to be
                                       interpreted as any and all DQ collectively, unless specifically stated otherwise.

                                     The terms "DQS" and "CK" found throughout this data sheet are to be interpreted as
                                       DQS, DQS# and CK, CK# respectively, unless specifically stated otherwise.

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                                                                                          4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                     Functional Description

                                     Complete functionality may be described throughout the document; any page or dia-
                                       gram may have been simplified to convey a topic and may not be inclusive of all re-
                                       quirements.

                                     Any specific requirement takes precedence over a general statement.
                                     Any functionality not specifically stated is considered undefined, illegal, and not sup-

                                       ported, and can result in unknown operation.
                                     Row addressing is denoted as A[n:0]. For example, 1Gb: n = 12 (x16); 1Gb: n = 13 (x4,

                                       x8); 2Gb: n = 13 (x16) and 2Gb: n = 14 (x4, x8); 4Gb: n = 14 (x16); and 4Gb: n = 15 (x4,
                                       x8).
                                     Dynamic ODT has a special use case: when DDR3 devices are architected for use in a
                                       single rank memory array, the ODT ball can be wired HIGH rather than routed. Refer
                                       to the Dynamic ODT Special Use Case section.
                                     A x16 device's DQ bus is comprised of two bytes. If only one of the bytes needs to be
                                       used, use the lower byte for data transfers and terminate the upper byte as noted:

                                        Connect UDQS to ground via 1k* resistor.
                                        Connect UDQS# to VDD via 1k* resistor.
                                        Connect UDM to VDD via 1k* resistor.
                                        Connect DQ[15:8] individually to either VSS, VDD, or VREF via 1k resistors,* or float

                                          DQ[15:8].

                                          *If ODT is used, 1k resistor should be changed to 4x that of the selected ODT.

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                                                                                        Functional Block Diagrams

Functional Block Diagrams

                                    DDR3 SDRAM is a high-speed, CMOS dynamic random access memory. It is internally
                                    configured as an 8-bank DRAM.

Figure 3: 1 Gig x 4 Functional Block Diagram

             ODT                                                                                                                                                                               ODT
                                                                                                                                                                                              control
         ZQ
RZQ RESET#                                                                                            ZQ CAL                    To pull-up/pull-down
                                                                                                                                        networks
              CKE
    VSSQ A12                                      ZQCL, ZQCS

        CK, CK#                        Control            BC4 (burst chop)                                                                                                                                             VDDQ/2
               CS#                       logic            OTF
                        Command                                                                                                                   Bank 7           Columns 0, 1, and 2                                 RTT,nom RTT(WR)
            RAS#           decodeMode registers                                                                                                Bank 6
            CAS#                              19                                                                        Bank 7              Bank 5                                                   CK, CK#      sw1            sw2
             WE#                                                                                                                         Bank 4                                                        DLL
                                                                                                                     Bank 6          Bank 3
                                                  Refresh                                                         Bank 5          Bank 2                                                              READ                                (1 . . . 4)
                                                  counter 16                                                   Bank 4           Bank 1                                                               drivers                                               DQ[3:0]
                                                                                                           Bank 3
                                                                                                        Bank 2
                                                                                                      Bank 1

                                                                                                                                                                   READ

                                                              Row-          16                        Bank 0                     Bank 0                        32  FIFO                 4                           DQ[3:0]
                                                                                                        row-                    memory                                                                            DQS, DQS#
                                                              address                                                                                              and
                                                                                                      address                     array
                                                              MUX                                       latch    65,536  (65,536 x 256 x 32)                       data
                                                                                                         and
                                                                                                                                                                   MUX
                                                                                                      decoder
                                                  16

                                                                                                                                Sense amplifiers                                                                       VDDQ/2
                                                                                                                                        8,192
                                                                                                                                                          32                                           BC4             RTT,nom RTT(WR)

                                                                                                                                                          BC4                                                     sw1            sw2
                                                                                                                                                          OTF

                                                                           3                                                       I/O gating             DM
                                                                                                                                DM mask logic
                                                                                              Bank                                                                                                                                        (1, 2)  DQS, DQS#
                                                                                             control                                   256                                                                                                          DM
A[15:0]             19  Address                                                                                                       (x32)
BA[2:0]                 register                                                              logic
                                                          3
                                                                                                                                                                                                                       VDDQ/2

                                                                                                                                                                                              WRITE

                                                                                                                                                               32  Data                 4     drivers                   RTT,nom  RTT(WR)
                                                                                                                                                                                                                  sw1             sw2
                                                                                                                                                                   interface            Data  and
                                                                                                                                                                                              input
                                                                                                                                Column
                                                                                                                                decoder                                                       logic

                                                                            Column-                           8

                                                      11                    address

                                                                            counter/                          3
                                                                              latch                                      Columns 0, 1, and 2

                                                                                                                                                                   CK, CK#                         Column 2
                                                                                                                                                                                               (select upper or
                                                                                                                                                                                           lower nibble for BC4)

PDF: 09005aef8417277b                                                                                                                         14              Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                                                                                                         2009 Micron Technology, Inc. All rights reserved.
                                                                                                                                                 4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                      Functional Block Diagrams

Figure 4: 512 Meg x 8 Functional Block Diagram

              ODT                                                                                                                                                            ODT
                                                                                                                                                                            control
        ZQ
RZQ RESET#                                                                              ZQ CAL             To ODT/output drivers

               CKE                   Control      ZQCL, ZQCS
    VSSQ A12                           logic
                        Command                              BC4 (burst chop)                              Bank 7                    Bank 7      Columns 0, 1, and 2                                                             VDDQ/2
         CK, CK#           decodeMode registers              OTF                                                                  Bank 6                                                                                         RTT,nom RTT(WR)
               CS#                            19                                                        Bank 6                 Bank 5
                                                                                                     Bank 5                 Bank 4                                                 CK, CK#                                  sw1          sw2
             RAS#                                                                                 Bank 4                Bank 3                                                        DLL
             CAS#                                                                             Bank 3                 Bank 2
              WE#                                                                          Bank 2                  Bank 1                                                           Read
                                                                                         Bank 1                                                                                    drivers
                                                  Refresh                                                                                                                                                                                DQ8       (1 . . . 8)
                                                  counter    16                                                                                  READ                                                                                                              TDQS#
                                                                                                                                                                                                                                                                    DQ[7:0]
                                                                    Row-       16        Bank 0                    Bank 0                    64  FIFO                 8                                                     DQ[7:0]
                                                                                           row-                   Memory
                                                                 address                                                                         and
                                                                                         address                    array
                                                                    MUX                    latch   65,536  (65,536 x 128 x 64)                   data
                                                                                            and
                                                                                                                                                 MUX                                                                        DQS, DQS#
                                                                                         decoder
                                                  16

                                                                                                                   Sense amplifiers                                                                                              VDDQ/2
                                                                                                                           8,192
                                                                                                                                             64                                                                                  RTT,nom RTT(WR)
                                                                                                                                                                                                                       BC4
                                                                                                                                                                                                                            sw1               sw2
                                                                                                                                              BC4

                                                                                                                                              OTF

                                                                 3                                                    I/O gating
                                                                                                                   DM mask logic
                                                                               Bank                                                                                                                                                                (1, 2)  DQS/DQS#
                                                                                                                          (128
A[15:0]             19  Address                                                control                                    x64)                                                                                                                             DM/TDQS
BA[2:0]                                                                                                                                                                                                                                                    (shared pin)
                        register                                               logic

                                                          3                                                                                                                                                                      VDDQ/2
                                                                                                                                                                                                                                 RTT,nom RTT(WR)
                                                                                                                                                                            Write

                                                                                                                                             64  Data                 8     drivers

                                                                                                                                                 interface                  and

                                                                                                                   Column                                             Data  input
                                                                                                                   decoder
                                                                                                                                                                            logic                                           sw1               sw2

                                                                               Column-          7

                                                      10                       address

                                                                               counter/         3
                                                                                 latch                     Columns 0, 1, and 2

                                                                                                                                                 CK, CK#                      Column 2
                                                                                                                                                                          (select upper or
                                                                                                                                                                      lower nibble for BC4)

PDF: 09005aef8417277b                                                                                                           15           Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                                                                                        2009 Micron Technology, Inc. All rights reserved.
                                                                                                                                                                    4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                         Functional Block Diagrams

Figure 5: 256 Meg x 16 Functional Block Diagram

              ODT                                                                                                                                                                            ODT
                                                                                                                                                                                            control
         ZQ
RZQ RESET#                                                                                            ZQ CAL             To ODT/output drivers

               CKE                    Control     ZQCL, ZQCS
    VSSQ A12                            logic
                                                                                                                                                                                                                    VDDQ/2
         CK, CK#                 Mode registers
               CS#      Command               18          BC4 (burst chop)                                                                        Bank 7            Column 0, 1, and 2                              RTT,nom RTT(WR)
                           decode                         OTF                                                                                  Bank 6
             RAS#                                                                                                       Bank 7              Bank 5                                                 CK, CK#     sw1          sw2
             CAS#                                                                                                                        Bank 4                                                      DLL
              WE#                                                                                                    Bank 6          Bank 3
                                                                                                                  Bank 5          Bank 2                                                            READ
                                                                                                               Bank 4           Bank 1                                                             drivers                                 (1 . . . 16)
                                                                                                           Bank 3
                                                  Refresh                                               Bank 2
                                                  counter                                             Bank 1

                                                           13                                                                                                       READ

                                                               Row-         15                        Bank 0                      Bank 0                       128  FIFO                16                     DQ[15:0]
                                                                                                        row-                     memory                                                                          LDQS, LDQS#, UDQS, UDQS#
                                                               address                                                                                              and
                                                                                                      address                      array
                                                               MUX                                      latch    32,768  (32,768 x 128 x 128)                       data                                                                                 DQ[15:0]
                                                                                                         and
                                                                                                                                                                    MUX
                                                                                                      decoder
                                                  15

                                                                                                                                Sense amplifiers                                                                    VDDQ/2
                                                                                                                                       16,384
                                                                                                                                                          128                                        BC4            RTT,nom RTT(WR)

                                                                                                                                                          BC4                                                  sw1          sw2
                                                                                                                                                          OTF
                                                                                                                                                                                                                                                         LDQS, LDQS#
                                                                           3                                                       I/O gating                                                                                        (1 . . . 4)         UDQS, UDQS#
                                                                                                                                DM mask logic
A[14:0]             18  Address                                                               Bank
BA[2:0]                 register                                                             control                                   (128
                                                                                                                                      x128)
                                                                                              logic                                                                                                                 VDDQ/2
                                                          3

                                                                                                                                                               128                          WRITE

                                                                                                                                                                    Data                16  drivers                 RTT,nom RTT(WR)

                                                                                                                                                                    interface                and
                                                                                                                                                                                            input
                                                                                                                                Column                                         Data                            sw1          sw2
                                                                                                                                decoder
                                                                                                                                                                                            logic

                                                                            Column-                           7                                                                                                                                          LDM/UDM

                                                      10                    address                                                                                                                                                  (1, 2)

                                                                            counter/                          3
                                                                              latch                                      Columns 0, 1, and 2

                                                                                                                                                                    CK, CK#                     Column 2
                                                                                                                                                                                            (select upper or
                                                                                                                                                                                        lower nibble for BC4)

PDF: 09005aef8417277b                                                                                                                         16               Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                      Ball Assignments and Descriptions

Ball Assignments and Descriptions

Figure 6: 78-Ball FBGA x4, x8 (Top View)

                                             123456789

                                     A

                                             VSS  VDD  NC             NF, NF/TDQS# VSS  VDD

                                     B

                                             VSS  VSSQ DQ0            DM, DM/TDQS VSSQ VDDQ

                                     C

                                             VDDQ DQ2 DQS             DQ1 DQ3 VSSQ

                                     D

                                             VSSQ NF, DQ6 DQS#        VDD  VSS          VSSQ

                                     E

                                             VREFDQ VDDQ NF, DQ4      NF, DQ7 NF, DQ5 VDDQ

                                     F

                                             NC   VSS RAS#            CK   VSS          NC

                                     G

                                             ODT VDD CAS#             CK#  VDD CKE

                                     H

                                             NC   CS# WE#             A10/AP ZQ         NC

                                     J

                                             VSS  BA0  BA2            A15 VREFCA VSS

                                     K

                                             VDD  A3   A0             A12/BC# BA1 VDD

                                     L

                                             VSS  A5   A2             A1   A4           VSS

                                     M

                                             VDD  A7   A9             A11  A6           VDD

                                     N

                                             VSS RESET# A13           A14  A8           VSS

                                     Notes:  1. Ball descriptions listed in Table 3 (page 19) are listed as "x4, x8" if unique; otherwise,
                                                 x4 and x8 are the same.

                                             2. A comma separates the configuration; a slash defines a selectable function.
                                                 Example D7 = NF, NF/TDQS#. NF applies to the x4 configuration only. NF/TDQS# applies
                                                 to the x8 configuration only--selectable between NF or TDQS# via MRS (symbols are de-
                                                 fined in Table 3).

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                                                                           Ball Assignments and Descriptions

Figure 7: 96-Ball FBGA x16 (Top View)

                                    123456789

                                     A                                  DQ12 VDDQ  VSS

                                                   VDDQ DQ13 DQ15

                                     B

                                        VSSQ  VDD   VSS                 UDQS# DQ14 VSSQ

                                     C                                  UDQS DQ10 VDDQ

                                                   VDDQ DQ11 DQ9

                                     D                                  DQ8 VSSQ   VDD

                                                    VSSQ VDDQ UDM

                                     E

                                        VSS   VSSQ  DQ0                 LDM VSSQ VDDQ

                                     F                                  DQ1 DQ3 VSSQ

                                                   VDDQ DQ2 LDQS

                                     G                                  VDD  VSS   VSSQ

                                                    VSSQ DQ6 LDQS#

                                     H                                  DQ7 DQ5 VDDQ

                                                  VREFDQ VDDQ DQ4

                                     J

                                        NC    VSS RAS#                  CK   VSS   NC

                                     K                                  CK# VDD CKE

                                                    ODT VDD CAS#

                                     L                                  A10/AP ZQ  NC

                                                     NC CS# WE#

                                     M

                                        VSS   BA0 BA2                   NC VREFCA VSS

                                     N

                                        VDD   A3    A0                  A12/BC# BA1 VDD

                                     P

                                        VSS   A5    A2                  A1   A4    VSS

                                     R

                                        VDD   A7    A9                  A11  A6    VDD

                                     T

                                        VSS RESET# A13                  A14  A8    VSS

                                     Notes: 1. Ball descriptions listed in Table 4 (page 21) are listed as "x4, x8" if unique; otherwise,
                                                      x4 and x8 are the same.

                                                 2. A comma separates the configuration; a slash defines a selectable function.

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                                                      Ball Assignments and Descriptions

                                            Example D7 = NF, NF/TDQS#. NF applies to the x4 configuration only. NF/TDQS# applies
                                            to the x8 configuration only--selectable between NF or TDQS# via MRS (symbols are de-
                                            fined in Table 3).

Table 3: 78-Ball FBGA x4, x8 Ball Descriptions

       Symbol                        Type                                                      Description
A[15:13], A12/BC#,                   Input
A11, A10/AP, A[9:0]                         Address inputs: Provide the row address for ACTIVATE commands, and the column
                                     Input  address and auto precharge bit (A10) for READ/WRITE commands, to select one
        BA[2:0]                      Input  location out of the memory array in the respective bank. A10 sampled during a
        CK, CK#                      Input  PRECHARGE command determines whether the PRECHARGE applies to one bank
                                            (A10 LOW, bank selected by BA[2:0]) or all banks (A10 HIGH). The address inputs also
          CKE                        Input  provide the op-code during a LOAD MODE command. Address inputs are referenced
                                     Input  to VREFCA. A12/BC#: When enabled in the mode register (MR), A12 is sampled during
           CS#                       Input  READ and WRITE commands to determine whether burst chop (on-the-fly) will be
           DM                        Input  performed (HIGH = BL8 or no burst chop, LOW = BC4). See Table 69 (page 115).
          ODT
RAS#, CAS#, WE#                            Bank address inputs: BA[2:0] define the bank to which an ACTIVATE, READ,
                                            WRITE, or PRECHARGE command is being applied. BA[2:0] define which mode
                                            register (MR0, MR1, MR2, or MR3) is loaded during the LOAD MODE command.
                                            BA[2:0] are referenced to VREFCA.

                                            Clock: CK and CK# are differential clock inputs. All control and address input signals
                                            are sampled on the crossing of the positive edge of CK and the negative edge of
                                            CK#. Output data strobe (DQS, DQS#) is referenced to the crossings of CK and CK#.

                                            Clock enable: CKE enables (registered HIGH) and disables (registered LOW)
                                            internal circuitry and clocks on the DRAM. The specific circuitry that is enabled/
                                            disabled is dependent upon the DDR3 SDRAM configuration and operating mode.
                                            Taking CKE LOW provides PRECHARGE POWER-DOWN and SELF REFRESH operations
                                            (all banks idle), or active power-down (row active in any bank). CKE is synchronous
                                            for power-down entry and exit and for self refresh entry. CKE is asynchronous for
                                            self refresh exit. Input buffers (excluding CK, CK#, CKE, RESET#, and ODT) are
                                            disabled during POWER-DOWN. Input buffers (excluding CKE and RESET#) are disa-
                                            bled during SELF REFRESH. CKE is referenced to VREFCA.

                                            Chip select: CS# enables (registered LOW) and disables (registered HIGH) the
                                            command decoder. All commands are masked when CS# is registered HIGH. CS#
                                            provides for external rank selection on systems with multiple ranks. CS# is considered
                                            part of the command code. CS# is referenced to VREFCA.

                                            Input data mask: DM is an input mask signal for write data. Input data is masked
                                            when DM is sampled HIGH along with the input data during a write access.
                                            Although the DM ball is input-only, the DM loading is designed to match that of the
                                            DQ and DQS balls. DM is referenced to VREFDQ. DM has an optional use as TDQS on
                                            the x8.

                                            On-die termination: ODT enables (registered HIGH) and disables (registered LOW)
                                            termination resistance internal to the DDR3 SDRAM. When enabled in normal
                                            operation, ODT is only applied to each of the following balls: DQ[7:0], DQS, DQS#,
                                            and DM for the x8; DQ[3:0], DQS, DQS#, and DM for the x4. The ODT input is
                                            ignored if disabled via the LOAD MODE command. ODT is referenced to VREFCA.

                                            Command inputs: RAS#, CAS#, and WE# (along with CS#) define the command
                                            being entered and are referenced to VREFCA.

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                                                    Ball Assignments and Descriptions

Table 3: 78-Ball FBGA x4, x8 Ball Descriptions (Continued)

   Symbol                               Type                                                       Description
    RESET#                              Input
                                                Reset: RESET# is an active LOW CMOS input referenced to VSS. The RESET# input re-
    DQ[3:0]                               I/O   ceiver is a CMOS input defined as a rail-to-rail signal with DC HIGH  0.8 VDD and
    DQ[7:0]                               I/O   DC LOW  0.2 VDDQ. RESET# assertion and desertion are asynchronous.
DQS, DQS#                                I/O   Data input/output: Bidirectional data bus for the x4 configuration. DQ[3:0] are
TDQS, TDQS#                           Output    referenced to VREFDQ.
                                                Data input/output: Bidirectional data bus for the x8 configuration. DQ[7:0] are
      VDD                              Supply   referenced to VREFDQ.
     VDDQ                              Supply   Data strobe: Output with read data. Edge-aligned with read data. Input with write
     VREFCA                            Supply   data. Center-aligned to write data.
    VREFDQ                             Supply
       VSS                             Supply   Termination data strobe: Applies to the x8 configuration only. When TDQS is
      VSSQ                             Supply   enabled, DM is disabled, and the TDQS and TDQS# balls provide termination
                                     Reference  resistance.
       ZQ
       NC                                      Power supply: 1.5V 0.075V.
       NF                                 
                                                DQ power supply: 1.5V 0.075V. Isolated on the device for improved noise immuni-
                                                ty.

                                                Reference voltage for control, command, and address: VREFCA must be
                                                maintained at all times (including self refresh) for proper device operation.

                                                Reference voltage for data: VREFDQ must be maintained at all times (excluding self
                                                refresh) for proper device operation.

                                                Ground.

                                                DQ ground: Isolated on the device for improved noise immunity.

                                                External reference ball for output drive calibration: This ball is tied to an
                                                external 240 resistor (RZQ), which is tied to VSSQ.
                                                No connect: These balls should be left unconnected (the ball has no connection to
                                                the DRAM or to other balls).

                                                No function: When configured as a x4 device, these balls are NF. When configured
                                                as a x8 device, these balls are defined as TDQS#, DQ[7:4].

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                                                          4Gb: x4, x8, x16 DDR3 SDRAM
                                                   Ball Assignments and Descriptions

Table 4: 96-Ball FBGA x16 Ball Descriptions

       Symbol                        Type                                                      Description
A[14:13], A12/BC#,                   Input
A11, A10/AP, A[9:0]                         Address inputs: Provide the row address for ACTIVATE commands, and the column
                                     Input  address and auto precharge bit (A10) for READ/WRITE commands, to select one
        BA[2:0]                      Input  location out of the memory array in the respective bank. A10 sampled during a
        CK, CK#                      Input  PRECHARGE command determines whether the PRECHARGE applies to one bank
                                            (A10 LOW, bank selected by BA[2:0]) or all banks (A10 HIGH). The address inputs also
          CKE                        Input  provide the op-code during a LOAD MODE command. Address inputs are referenced
                                     Input  to VREFCA. A12/BC#: When enabled in the mode register (MR), A12 is sampled during
           CS#                       Input  READ and WRITE commands to determine whether burst chop (on-the-fly) will be
          LDM                               performed (HIGH = BL8 or no burst chop, LOW = BC4). See Table 69 (page 115).
          ODT                        Input
                                     Input  Bank address inputs: BA[2:0] define the bank to which an ACTIVATE, READ,
RAS#, CAS#, WE#                            WRITE, or PRECHARGE command is being applied. BA[2:0] define which mode
        RESET#                              register (MR0, MR1, MR2, or MR3) is loaded during the LOAD MODE command.
                                            BA[2:0] are referenced to VREFCA.

                                            Clock: CK and CK# are differential clock inputs. All control and address input signals
                                            are sampled on the crossing of the positive edge of CK and the negative edge of
                                            CK#. Output data strobe (DQS, DQS#) is referenced to the crossings of CK and CK#.

                                            Clock enable: CKE enables (registered HIGH) and disables (registered LOW) internal
                                            circuitry and clocks on the DRAM. The specific circuitry that is enabled/disabled is de-
                                            pendent upon the DDR3 SDRAM configuration and operating mode. Taking CKE
                                            LOW provides PRECHARGE POWER-DOWN and SELF REFRESH operations (all banks
                                            idle),or active power-down (row active in any bank). CKE is synchronous for power-
                                            down entry and exit and for self refresh entry. CKE is asynchronous for self refresh
                                            exit. Input buffers (excluding CK, CK#, CKE, RESET#, and ODT) are disabled during
                                            POWER-DOWN. Input buffers (excluding CKE and RESET#) are disabled during SELF
                                            REFRESH. CKE is referenced to VREFCA.

                                            Chip select: CS# enables (registered LOW) and disables (registered HIGH) the
                                            command decoder. All commands are masked when CS# is registered HIGH. CS# pro-
                                            vides for external rank selection on systems with multiple ranks. CS# is considered
                                            part of the command code. CS# is referenced to VREFCA.

                                            Input data mask: LDM is a lower-byte, input mask signal for write data. Lower-byte
                                            input data is masked when LDM is sampled HIGH along with the input data during a
                                            write access. Although the LDM ball is input-only, the LDM loading is
                                            designed to match that of the DQ and DQS balls. LDM is referenced to VREFDQ.

                                            On-die termination: ODT enables (registered HIGH) and disables (registered LOW)
                                            termination resistance internal to the DDR3 SDRAM. When enabled in normal
                                            operation, ODT is only applied to each of the following balls: DQ[15:0], LDQS,
                                            LDQS#, UDQS, UDQS#, LDM, and UDM for the x16; DQ0[7:0], DQS, DQS#, DM/TDQS,
                                            and NF/TDQS# (when TDQS is enabled) for the x8; DQ[3:0], DQS, DQS#, and DM for
                                            the x4. The ODT input is ignored if disabled via the LOAD MODE command. ODT is
                                            referenced to VREFCA.

                                            Command inputs: RAS#, CAS#, and WE# (along with CS#) define the command
                                            being entered and are referenced to VREFCA.

                                            Reset: RESET# is an active LOW CMOS input referenced to VSS. The RESET# input re-
                                            ceiver is a CMOS input defined as a rail-to-rail signal with DC HIGH  0.8 VDD and
                                            DC LOW  0.2 VDDQ. RESET# assertion and desertion are asynchronous.

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                                                           Ball Assignments and Descriptions

Table 4: 96-Ball FBGA x16 Ball Descriptions (Continued)

    Symbol                              Type                                                       Description
      UDM                               Input
                                                Input data mask: UDM is an upper-byte, input mask signal for write data. Upper-
    DQ[7:0]                               I/O   byte input data is masked when UDM is sampled HIGH along with that input data
   DQ[15:8]                               I/O   during a WRITE access. Although the UDM ball is input-only, the UDM loading is
LDQS, LDQS#                               I/O   designed to match that of the DQ and DQS balls. UDM is referenced to VREFDQ.
UDQS, UDQS#                               I/O   Data input/output: Lower byte of bidirectional data bus for the x16 configuration.
                                       Supply   DQ[7:0] are referenced to VREFDQ.
       VDD                             Supply   Data input/output: Upper byte of bidirectional data bus for the x16 configuration.
      VDDQ                             Supply   DQ[15:8] are referenced to VREFDQ.
     VREFCA                            Supply   Lower byte data strobe: Output with read data. Edge-aligned with read data.
     VREFDQ                            Supply   Input with write data. Center-aligned to write data.
       VSS                             Supply
      VSSQ                           Reference  Upper byte data strobe: Output with read data. Edge-aligned with read data.
                                               Input with write data. DQS is center-aligned to write data.
       ZQ
       NC                                       Power supply: 1.5V 0.075V.

                                                DQ power supply: 1.5V 0.075V. Isolated on the device for improved noise immuni-
                                                ty.

                                                Reference voltage for control, command, and address: VREFCA must be
                                                maintained at all times (including self refresh) for proper device operation.

                                                Reference voltage for data: VREFDQ must be maintained at all times (excluding self
                                                refresh) for proper device operation.

                                                Ground.

                                                DQ ground: Isolated on the device for improved noise immunity.

                                                External reference ball for output drive calibration: This ball is tied to an
                                                external 240 resistor (RZQ), which is tied to VSSQ.
                                                No connect: These balls should be left unconnected (the ball has no connection to
                                                the DRAM or to other balls).

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                                                                                             Package Dimensions

Package Dimensions

Figure 8: 78-Ball FBGA x4, x8 (RA)

0.155

                                                               Seating plane

                                                            A                  0.12 A

                                          1.8 CTR
                                     Nonconductive

                                        overmold

               78X 0.45                                           Ball A1 ID                                Ball A1 ID
       Dimensions apply
       to solder balls post-         987           321  A
       reflow on 0.35 SMD                              B
       ball pads.                                       C
                                                        D
12 0.1                                                 E
           9.6 CTR                                      F
                                                        G
                      0.8 TYP                           H
                                                        J
                                                        K
                                                        L
                                                        M
                                                        N

                                          0.8 TYP                              1.1 0.1

                                          6.4 CTR                              0.25 MIN

                                                            10.5 0.1

                                     Notes: 1. All dimensions are in millimeters.
                                                 2. Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5% Cu)

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                                                                                      4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                    Package Dimensions

Figure 9: 78-Ball FBGA x4, x8 (RH)

0.155

                                                                Seating plane

                                                         A      0.12 A

78X 0.45                                 1.8 CTR
Dimensions apply                     Nonconductive
to solder balls post-
reflow on 0.35 SMD                     overmold
ball pads.
                                                                     Ball A1 ID                              Ball A1 ID
                                                                     (covered by SR)
                                     987           32 1
                                                         A
10.5 0.1                                                B
              9.6 CTR                                    C
                                                         D
                                                         E
                                                         F
                                                         G
                                                         H
                                                         J
                                                         K
                                                         L
                                                         M
                                                         N

0.8 TYP

                                          0.8 TYP                       1.1 0.1
                                          6.4 CTR               0.25 MIN
                                           9 0.1

                                     Notes: 1. All dimensions are in millimeters.
                                                 2. Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5% Cu)

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                                                                               4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                             Package Dimensions

Figure 10: 96-Ball FBGA x16 (RE)

                          0.155

                                                                               Seating plane

                                                            A                  0.12 A

                                          1.8 CTR
                                     Nonconductive

                                        overmold

       96X 0.45                                                   Ball A1 ID                                Ball A1 ID
       Dimensions apply
       to solder balls               987           321  A
       post-reflow on                                   B
       0.35 SMD ball pads                              C
                                                        D
14 0.1                                                 E
           12 CTR                                       F
                                                        G
                     0.8 TYP                            H
                                                        J
                                                        K
                                                        L
                                                        M
                                                        N
                                                        P
                                                        R
                                                        T

                                          0.8 TYP                              1.1 0.1

                                          6.4 CTR                              0.25 MIN

                                                           10 0.1

                                     Notes: 1. All dimensions are in millimeters.
                                                 2. Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5% Cu)

PDF: 09005aef8417277b                                   25     Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                              Package Dimensions

Figure 11: 96-Ball FBGA x16 (HA)

0.155

                                                               Seating plane

                                         1.8 CTR        A      0.12 A
                                     Nonconductive

                                        overmold

   96X 0.45                                                   Ball A1 Index                                 Ball A1 Index
Dimensions                                                     (covered by SR)
apply to solder                      987           321
balls post-reflow                                       A
on 0.35 SMD                                            B
ball pads.                                              C
                                                        D
12 CTR                                                  E
       0.8 TYP                                          F
                                                        G
                                                        H

                                                                 14 0.1
                                                        J
                                                        K
                                                        L
                                                        M
                                                        N
                                                        P
                                                        R
                                                        T

                                          0.8 TYP                                   1.1 0.1
                                          6.4 CTR                               0.25 MIN
                                           9 0.1

                                     Notes: 1. All dimensions are in millimeters.
                                                 2. Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5% Cu)

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                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                            Electrical Specifications

Electrical Specifications

Absolute Ratings

                                             Stresses greater than those listed in Table 5 may cause permanent damage to the device.
                                             This is a stress rating only, and functional operation of the device at these or any other
                                             conditions outside those indicated in the operational sections of this specification is
                                             not implied. Exposure to absolute maximum rating conditions for extended periods
                                             may adversely affect reliability.

Table 5: Absolute Maximum Ratings

Symbol                                              Parameter      Min   Max    Unit  Notes
   VDD     VDD supply voltage relative to VSS                      0.4  1.975    V      1
  VDDQ     VDD supply voltage relative to VSSQ                     0.4  1.975    V
           Voltage on any pin relative to VSS                      0.4  1.975    V     2, 3
VIN, VOUT  Operating case temperature - Commercial                               C     2, 3
    TC     Operating case temperature - Industrial                   0     95    C     2, 3
           Operating case temperature - Automotive                 40     95    C
   TSTG    Storage temperature                                     40    105    C
                                                                   55    150

                                     Notes:  1. VDD and VDDQ must be within 300mV of each other at all times, and VREF must not be
                                                 greater than 0.6 VDDQ. When VDD and VDDQ are  85C: IDD4R, IDD4W, IDD5B, and IDD7 must be derated by 5%; IDD0, IDD1,
                                         IDD2P1, IDD3N, and IDD3P must be derated by 15%; IDD2P0, IDD2Q, IDD2N, and IDD2NT must be
                                         derated by 40%.

PDF: 09005aef8417277b                43  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                       4Gb: x4, x8, x16 DDR3 SDRAM
                                                                 Electrical Characteristics IDD Specifications

Table 20: IDD Maximum Limits Die Rev E, J

                 DDR3 Speed Bin

Parameter                                    Symbol Width        1066         1333     1600     1866     2133  Units Notes
                                                                   44           47       55       62       70   mA 1, 2
Operating current 0: One IDD0                        x4, x8        55           58       66       73       82   mA 1, 2
                                                      x16
bank     ACTIVATE-to-PRE-                                          53           57       61       65
                                                                   59           62       66       70
CHARGE                                                             80           84       87       91
                                                                   18           18       18       18
Operating current 1: One                     IDD1    x4                                                  70    mA 1, 2
                                                                   26           28       32       37
bank ACTIVATE-to-READ-to-                            x8                                                  75    mA 1, 2
                                                                   27           28       32       35
PRECHARGE                                                                                                96    mA 1, 2
                                                            x16    28           29       32       35
                                                                   32           35       39       42
Precharge power-down cur- IDD2P0                     All           35           39       42       45     18    mA 1, 2
                                                                   32           35       38       41
rent: Slow exit                                                    32           35       38       41
                                                                   41           45       47       49
Precharge power-down cur- IDD2P1                     All           113          130      147      164    43    mA 1, 2
                                                                   123          140      157      174
rent: Fast exit                                                    185          202      235      252
                                                                   87           103      118      133
Precharge quiet standby                      IDD2Q   All           95           110      125      141    37    mA 1, 2
current                                                            137          152      171      190
                                                                   224          228      235      242
Precharge standby current                    IDD2N     All         20           20       20       20     37    mA 1, 2
                                             IDD2NT  x4, x8
Precharge standby ODT cur-                                         25           25       25       25     45    mA 1, 2
rent                                                  x16
                                                                   160          190      220      251    49    mA 1, 2
                                                                   198          217      243      274
Active power-down current                    IDD3P     All       IDD2P +      IDD2P +  IDD2P +  IDD2P +  44    mA 1, 2
Active standby current                       IDD3N   x4, x8       2mA          2mA      2mA      2mA
                                                                                                         44    mA 1, 2
                                                      x16
                                                                                                         52    mA 1, 2

Burst read operating cur-                    IDD4R   x4                                                  181   mA 1, 2
rent
                                                     x8                                                  191   mA 1, 2

                                                     x16                                                 285   mA 1, 2

Burst write operating cur-                   IDD4W   x4                                                  148   mA 1, 2

rent                                                 x8                                                  157   mA 1, 2

                                                     x16                                                 200   mA 1, 2

Burst refresh current                        IDD5B   All                                                 250   mA 1, 2

Room temperature self re-                    IDD6    All                                                 20    mA 1, 2, 3

fresh

Extended temperature self IDD6ET                     All                                                 25    mA 2, 4

refresh

All banks interleaved read                   IDD7    x4, x8                                              282   mA 1, 2
current
                                                     x16                                                 305   mA 1, 2

Reset current                                IDD8    All                                                 IDD2P + mA 1, 2
                                                                                                          2mA

                                     Notes:  1. TC = 85C; SRT and ASR are disabled.
                                             2. Enabling ASR could increase IDDx by up to an additional 2mA.
                                             3. Restricted to TC (MAX) = 85C.
                                             4. TC = 85C; ASR and ODT are disabled; SRT is enabled.
                                             5. The IDD values must be derated (increased) on IT-option devices when operated outside

                                                 of the range 0C  TC  +85C:

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                                                             Electrical Characteristics IDD Specifications

                                     5a. When TC < 0C: IDD2P0, IDD2P1 and IDD3P must be derated by 4%; IDD4R and IDD4W must
                                     be derated by 2%; and IDD6, IDD6ET and IDD7 must be derated by 7%.

                                     5b. When TC > 85C: IDD0, IDD1, IDD2N, IDD2NT, IDD2Q, IDD3N, IDD3P, IDD4R, IDD4W, and IDD5B
                                     must be derated by 2%; IDD2Px must be derated by 30%.

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                                                            Electrical Specifications DC and AC

Electrical Specifications DC and AC

DC Operating Conditions

Table 21: DC Electrical Characteristics and Operating Conditions

All voltages are referenced to VSS              Symbol      Min           Nom         Max           Unit  Notes
Parameter/Condition                                VDD      1.425          1.5        1.575           V     1, 2
                                                  VDDQ      1.425          1.5        1.575           V     1, 2
Supply voltage                                       II                                             A
                                                              2                        2
I/O supply voltage                                IVREF                     
                                                              1                      1             A     4
Input leakage current
Any input 0V  VIN  VDD, VREF pin 0V  VIN  1.1V
(All other pins not under test = 0V)

VREF supply leakage current
VREFDQ = VDD/2 or VREFCA = VDD/2
(All other pins not under test = 0V)

                                     Notes:  1. VDD and VDDQ must track one another. VDDQ must be  VDD. VSS = VSSQ.
                                             2. VDD and VDDQ may include AC noise of 50mV (250 kHz to 20 MHz) in addition to the

                                                 DC (0 Hz to 250 kHz) specifications. VDD and VDDQ must be at same level for valid AC
                                                 timing parameters.

                                             3. VREF (see Table 22).
                                             4. The minimum limit requirement is for testing purposes. The leakage current on the VREF

                                                 pin should be minimal.

Input Operating Conditions

Table 22: DC Electrical Characteristics and Input Conditions

All voltages are referenced to VSS              Symbol           Min         Nom           Max      Unit  Notes
Parameter/Condition                                 VIL           VSS          n/a    See Table 23    V
VIN low; DC/commands/address busses                 VIH     See Table 23       n/a                    V     1, 2
VIN high; DC/commands/address busses                         0.49 VDD                     VDD       V     2, 3
Input reference voltage command/address bus     VREFCA(DC)   0.49 VDD   0.5 VDD    0.51 VDD     V
I/O reference voltage DQ bus                    VREFDQ(DC)        VSS     0.5 VDD    0.51 VDD     V      4
I/O reference voltage DQ bus in SELF REFRESH    VREFDQ(SR)               0.5 VDD                   V      5
Command/address termination voltage                                       0.5 VDDQ        VDD
(system level, not direct DRAM input)               VTT                                      

                                     Notes:  1. VREFCA(DC) is expected to be approximately 0.5 VDD and to track variations in the DC
                                                 level. Externally generated peak noise (noncommon mode) on VREFCA may not exceed
                                                 1% VDD around the VREFCA(DC) value. Peak-to-peak AC noise on VREFCA should not ex-
                                                 ceed 2% of VREFCA(DC).

                                             2. DC values are determined to be less than 20 MHz in frequency. DRAM must meet specifi-

                                                 cations if the DRAM induces additional AC noise greater than 20 MHz in frequency.

                                             3. VREFDQ(DC) is expected to be approximately 0.5 VDD and to track variations in the DC
                                                 level. Externally generated peak noise (noncommon mode) on VREFDQ may not exceed
                                                 1% VDD around the VREFDQ(DC) value. Peak-to-peak AC noise on VREFDQ should not ex-
                                                 ceed 2% of VREFDQ(DC).

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                                                            Electrical Specifications DC and AC

                                             4. VREFDQ(DC) may transition to VREFDQ(SR) and back to VREFDQ(DC) when in SELF REFRESH,
                                                 within restrictions outlined in the SELF REFRESH section.

                                             5. VTT is not applied directly to the device. VTT is a system supply for signal termination re-
                                                 sistors. Minimum and maximum values are system-dependent.

Table 23: Input Switching Conditions

Parameter/Condition                          Symbol         DDR3-800   DDR3-1333 DDR3-1866  Unit
                                                            DDR3-1066  DDR3-1600 DDR3-2133
Input high AC voltage: Logic 1 @ 175mV                                                      mV
Input high AC voltage: Logic 1 @ 150mV       Command and Address                            mV
Input high AC voltage: Logic 1 @ 135 mV                                                     mV
Input high AC voltage: Logic 1 @ 125 mV      VIH(AC175)min  175        175                 mV
Input high DC voltage: Logic 1 @ 100 mV                                150                 mV
Input low DC voltage: Logic 0 @ 100mV       VIH(AC150)min  150              135            mV
Input low AC voltage: Logic 0 @ 125mV                                      125            mV
Input low AC voltage: Logic 0 @ 135mV       VIH(AC135)min                 100            mV
Input low AC voltage: Logic 0 @ 150mV                                 100   100           mV
Input low AC voltage: Logic 0 @ 175mV       VIH(AC125)min            100  125           mV
                                                                            135
Input high AC voltage: Logic 1               VIH(DC100)min  100                           mV
Input high AC voltage: Logic 1                                         150                mV
Input high AC voltage: Logic 1               VIL(DC100)max  100       175                 mV
Input high DC voltage: Logic 1                                                              mV
Input low DC voltage: Logic 0                VIL(AC125)max                                 mV
Input low AC voltage: Logic 0                                                               mV
Input low AC voltage: Logic 0                VIL(AC135)max                                 mV
Input low AC voltage: Logic 0                                                               mV
                                             VIL(AC150)max  150

                                             VIL(AC175)max  175

                                             DQ and DM

                                             VIH(AC175)min  175               
                                             VIH(AC150)min  150        150     
                                             VIH(AC135)min                   135
                                             VIH(DC100)min                 100
                                             VIL(DC100)max  100        100   100
                                             VIL(AC135)max  100       100  135
                                             VIL(AC150)max                     
                                             VIL(AC175)max                   
                                                            150       150
                                                            175
                                                                        

                                     Notes:  1. All voltages are referenced to VREF. VREF is VREFCA for control, command, and address. All
                                                 slew rates and setup/hold times are specified at the DRAM ball. VREF is VREFDQ for DQ
                                                 and DM inputs.

                                             2. Input setup timing parameters (tIS and tDS) are referenced at VIL(AC)/VIH(AC), not VREF(DC).
                                             3. Input hold timing parameters (tIH and tDH) are referenced at VIL(DC)/VIH(DC), not VREF(DC).

                                             4. Single-ended input slew rate = 1 V/ns; maximum input voltage swing under test is
                                                 900mV (peak-to-peak).

                                             5. When two VIH(AC) values (and two corresponding VIL(AC) values) are listed for a specific
                                                 speed bin, the user may choose either value for the input AC level. Whichever value is
                                                 used, the associated setup time for that AC level must also be used. Additionally, one
                                                 VIH(AC) value may be used for address/command inputs and the other VIH(AC) value may
                                                 be used for data inputs.

                                             For example, for DDR3-800, two input AC levels are defined: VIH(AC175),min and

                                             VIH(AC150),min (corresponding VIL(AC175),min and VIL(AC150),min). For DDR3-800, the address/
                                             command inputs must use either VIH(AC175),min with tIS(AC175) of 200ps or VIH(AC150),min
                                             with tIS(AC150) of 350ps; independently, the data inputs must use either VIH(AC175),min
                                             with tDS(AC175) of 75ps or VIH(AC150),min with tDS(AC150) of 125ps.

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                                                 Electrical Specifications DC and AC

Figure 13: Input Signal

                                                 VIL and VIH levels with ringback

0.925V  Minimum VIL and VIH levels    1.90V                                                VDDQ + 0.4V narrow
            VIH(AC)                                                                        pulse width
                                      1.50V
                                                                                           VDDQ
                                     0.925V
                                                                                           VIH(AC)
                                     0.850V
0.850V  VIH(DC)                                                                            VIH(DC)
        VIL(DC)                      0.780V
0.780V                               0.765V                                                VVRREEFF  +  AC  noise
0.765V                               0.750V                                                          +  DC  error
0.750V                               0.735V
0.735V                               0.720V                                                VREF - DC error
0.720V                                                                                     VREF - AC noise
                                     0.650V
0.650V                                                                                     VIL(DC)

0.575V                               0.575V                                                VIL(AC)

        VIL(AC)                                                                            VSS
                                                                                           VSS - 0.4V narrow
                                                                                  0.0V     pulse width
                                                                              0.40V

                                     Note: 1. Numbers in diagrams reflect nominal values.

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AC Overshoot/Undershoot Specification

Table 24: Control and Address Pins

Parameter                                       DDR3-800 DDR3-1066 DDR3-1333 DDR3-1600 DDR3-1866 DDR3-2133

Maximum peak amplitude al-                      0.4V      0.4V      0.4V              0.4V      0.4V      0.4V
lowed for overshoot area
(see Figure 14)                                 0.4V      0.4V      0.4V              0.4V      0.4V      0.4V

Maximum peak amplitude al-                      0.67 Vns  0.5 Vns   0.4 Vns           0.33 Vns  0.28 Vns  0.25 Vns
lowed for undershoot area                       0.67 Vns  0.5 Vns   0.4 Vns           0.33 Vns  0.28 Vns  0.25 Vns
(see Figure 15)

Maximum overshoot area above
VDD (see Figure 14)
Maximum undershoot area be-
low VSS (see Figure 15)

Table 25: Clock, Data, Strobe, and Mask Pins

Parameter                                       DDR3-800 DDR3-1066 DDR3-1333 DDR3-1600 DDR3-1866 DDR3-2133

Maximum peak amplitude al-                      0.4V      0.4V      0.4V              0.4V      0.4V      0.4V
lowed for overshoot area
(see Figure 14)                                 0.4V      0.4V      0.4V              0.4V      0.4V      0.4V

Maximum peak amplitude al-                      0.25 Vns  0.19 Vns  0.15 Vns          0.13 Vns  0.11 Vns  0.10 Vns
lowed for undershoot area                       0.25 Vns  0.19 Vns  0.15 Vns          0.13 Vns  0.11 Vns  0.10 Vns
(see Figure 15)

Maximum overshoot area above
VDD/VDDQ (see Figure 14)
Maximum undershoot area be-
low VSS/VSSQ (see Figure 15)

Figure 14: Overshoot

                                                          Maximum amplitude

                                     Volts (V)                                        Overshoot area

                                     VDD/VDDQ

                                                                    Time (ns)

Figure 15: Undershoot

                                     VSS/VSSQ

                                     Volts (V)

                                                                                      Undershoot area

                                                          Maximum amplitude
                                                                           Time (ns)

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Table 26: Differential Input Operating Conditions (CK, CK# and DQS, DQS#)

Parameter/Condition                           Symbol            Min                   Max                 Unit Notes

Differential input voltage logic high - slew    VIH,diff                 200                  n/a         mV  4
Differential input voltage logic low - slew     VIL,diff                  n/a                200
Differential input voltage logic high         VIH,diff(AC)      2 (VIH(AC) - VREF)      VDD/VDDQ        mV  4
Differential input voltage logic low          VIL,diff(AC)            VSS/VSSQ        2 (VIL(AC)-VREF)
Differential input crossing voltage relative                       VREF(DC) - 150      VREF(DC) + 150     mV  5
to VDD/2 for DQS, DQS#; CK, CK#                   VIX
Differential input crossing voltage relative                       VREF(DC) - 175      VREF(DC) + 175     mV  6
to VDD/2 for CK, CK#                          VIX (175)
Single-ended high level for strobes                                VDDQ/2 + 175              VDDQ         mV 4, 7
Single-ended high level for CK, CK#              VSEH               VDD/2 + 175               VDD
Single-ended low level for strobes                                                      VDDQ/2 - 175      mV 4, 7, 8
Single-ended low level for CK, CK#               VSEL                    VSSQ            VDD/2 - 175
                                                                          VSS                             mV  5

                                                                                                          mV  5

                                                                                                          mV  6

                                                                                                          mV  6

                                     Notes:  1. Clock is referenced to VDD and VSS. Data strobe is referenced to VDDQ and VSSQ.
                                             2. Reference is VREFCA(DC) for clock and VREFDQ(DC) for strobe.
                                             3. Differential input slew rate = 2 V/ns

                                             4. Defines slew rate reference points, relative to input crossing voltages.

                                             5. Minimum DC limit is relative to single-ended signals; overshoot specifications are appli-
                                                 cable.

                                             6. Maximum DC limit is relative to single-ended signals; undershoot specifications are ap-
                                                 plicable.

                                             7. The typical value of VIX(AC) is expected to be about 0.5 VDD of the transmitting device,
                                                 and VIX(AC) is expected to track variations in VDD. VIX(AC) indicates the voltage at which
                                                 differential input signals must cross.

                                             8. The VIX extended range (175mV) is allowed only for the clock; this VIX extended range
                                                 is only allowed when the following conditions are met: The single-ended input signals
                                                 are monotonic, have the single-ended swing VSEL, VSEH of at least VDD/2 250mV, and
                                                 the differential slew rate of CK, CK# is greater than 3 V/ns.

                                             9. VIX must provide 25mV (single-ended) of the voltages separation.

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Figure 16: VIX for Differential Signals

VDD, VDDQ                                                                               VDD, VDDQ
CK#, DQS#                                                                            CK#, DQS#

                                                  X                                     VIX

                                        VIX                                          VDD/2, VDDQ/2

VDD/2, VDDQ/2                        X                        X                         VIX
                                                                                     CK, DQS
                                                                                VIX
                                                                                        VSS, VSSQ
                                                                                 X

CK, DQS
VSS, VSSQ

Figure 17: Single-Ended Requirements for Differential Signals

                                     VDD or VDDQ
                                           VSEH,min

                                     VDD/2 or VDDQ/2      VSEH  CK or DQS
                                                VSEL,max                     VSEL

                                            VSS or VSSQ

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Figure 18: Definition of Differential AC-Swing and tDVAC

                                                                          tDVAC

                                            VIH,diff(AC)min

                                     VIH,diff,min                          CK - CK#
                                              0.0                        DQS - DQS#

                                     VIL,diff,max

                                     VIL,diff(AC)max

                                                             Half cycle      tDVAC

                                     Table 27: Allowed Time Before Ringback (tDVAC) for CK - CK# and DQS -
                                     DQS#

                                                                         tDVAC (ps) at |VIH,diff(AC) to VIL,diff(AC)|

                                     Slew Rate (V/ns)                    350mV       300mV
                                              >4.0
                                               4.0                       75          175
                                               3.0
                                               2.0                       57          170
                                               1.9
                                               1.6                       50          167
                                               1.4
                                               1.2                       38          163
                                               1.0
                                               tCK  1.875ns)
                                      10      Mode register set 2 (MR2)                                               0 1 0 7 CK (1.875ns > tCK  1.5ns)
                                      11      Mode register set 3 (MR3)                                               0 1 1 8 CK (1.5ns > tCK 1.25ns)
                                                                                                                      1 0 0 9 CK (1.25ns > tCK 1.071ns)
                                                                   Dynamic ODT                Auto Self Refresh       1 0 1 10 CK (1.071ns > t CK0.938ns)
                                                                       (R )             M6 (Optional)
                                                          M10 M9                                                     110       Reserved
                                                           00                   TT(WR)   0 Disabled: Manual
                                                           01                                                        111       Reserved
                                                           10      RTT(WR) disabled      1 Enabled: Automatic
                                                           11     RZQ/4 (60: [NOM])
                                                                  RZQ/2 (120: [NOM])

                                                                      Reserved

                                     Note: 1. MR2[18, 15:11, 8, and 2:0] are reserved for future use and must all be programmed to 0.

CAS Write Latency (CWL)

                                    CWL is defined by MR2[5:3] and is the delay, in clock cycles, from the releasing of the
                                    internal write to the latching of the first data in. CWL must be correctly set to the corre-
                                    sponding operating clock frequency (see Figure 55 (page 144)). The overall WRITE la-
                                    tency (WL) is equal to CWL + AL (Figure 53 (page 140)).

Figure 56: CAS Write Latency

                 T0                  T1                   T2             T6             T11                          T12       T13                         T14
             ACTIVE n
        CK#                          WRITE n              NOP            NOP            NOP                          NOP       NOP                         NOP
         CK
Command

                                              tRCD (MIN)

DQS, DQS#

                                                          AL = 5                        CWL = 6

DQ                                                                                                                   DI   DI   DI        DI
                                                                                                                     n    n+1  n+2       n+3

                                                                  WL = AL + CWL = 11

                                                                                                 Indicates break               Transitioning Data          Don't Care
                                                                                                 in time scale

AUTO SELF REFRESH (ASR)

                                    Mode register MR2[6] is used to disable/enable the ASR function. When ASR is disabled,
                                    the self refresh mode's refresh rate is assumed to be at the normal 85C limit (some-
                                    times referred to as 1x refresh rate). In the disabled mode, ASR requires the user to en-

PDF: 09005aef8417277b                                                         144       Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                     Mode Register 2 (MR2)

                                     sure the DRAM never exceeds a TC of 85C while in self refresh unless the user enables
                                     the SRT feature listed below when the TC is between 85C and 95C.

                                     Enabling ASR assumes the DRAM self refresh rate is changed automatically from 1x to
                                     2x when the case temperature exceeds 85C. This enables the user to operate the DRAM
                                     beyond the standard 85C limit up to the optional extended temperature range of 95C
                                     while in self refresh mode.

                                     The standard self refresh current test specifies test conditions to normal case tempera-
                                     ture (85C) only, meaning if ASR is enabled, the standard self refresh current specifica-
                                     tions do not apply (see Extended Temperature Usage (page 181)).

SELF REFRESH TEMPERATURE (SRT)

                                    Mode register MR2[7] is used to disable/enable the SRT function. When SRT is disabled,
                                    the self refresh mode's refresh rate is assumed to be at the normal 85C limit (some-
                                    times referred to as 1x refresh rate). In the disabled mode, SRT requires the user to en-
                                    sure the DRAM never exceeds a TC of 85C while in self refresh mode unless the user en-
                                    ables ASR.

                                    When SRT is enabled, the DRAM self refresh is changed internally from 1x to 2x, regard-
                                    less of the case temperature. This enables the user to operate the DRAM beyond the
                                    standard 85C limit up to the optional extended temperature range of 95C while in self
                                    refresh mode. The standard self refresh current test specifies test conditions to normal
                                    case temperature (85C) only, meaning if SRT is enabled, the standard self refresh cur-
                                    rent specifications do not apply (see Extended Temperature Usage (page 181)).

SRT vs. ASR

                                     If the normal case temperature limit of 85C is not exceeded, then neither SRT nor ASR
                                     is required, and both can be disabled throughout operation. However, if the extended
                                     temperature option of 95C is needed, the user is required to provide a 2x refresh rate
                                     during (manual) refresh and to enable either the SRT or the ASR to ensure self refresh is
                                     performed at the 2x rate.

                                     SRT forces the DRAM to switch the internal self refresh rate from 1x to 2x. Self refresh is
                                     performed at the 2x refresh rate regardless of the case temperature.

                                     ASR automatically switches the DRAM's internal self refresh rate from 1x to 2x. Howev-
                                     er, while in self refresh mode, ASR enables the refresh rate to automatically adjust be-
                                     tween 1x to 2x over the supported temperature range. One other disadvantage with ASR
                                     is the DRAM cannot always switch from a 1x to a 2x refresh rate at an exact case temper-
                                     ature of 85C. Although the DRAM will support data integrity when it switches from a 1x
                                     to a 2x refresh rate, it may switch at a lower temperature than 85C.

                                     Since only one mode is necessary, SRT and ASR cannot be enabled at the same time.

DYNAMIC ODT

                                     The dynamic ODT (RTT(WR)) feature is defined by MR2[10, 9]. Dynamic ODT is enabled
                                     when a value is selected. This new DDR3 SDRAM feature enables the ODT termination
                                     value to change without issuing an MRS command, essentially changing the ODT ter-
                                     mination on-the-fly.

                                     With dynamic ODT (RTT(WR)) enabled, the DRAM switches from normal ODT (RTT_nom)
                                     to dynamic ODT (RTT(WR)) when beginning a WRITE burst and subsequently switches

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                                                                                              Mode Register 3 (MR3)

                                    back to ODT (RTT_nom) at the completion of the WRITE burst. If RTT_nom is disabled, the
                                    RTT_nom value will be High-Z. Special timing parameters must be adhered to when dy-
                                    namic ODT (RTT(WR)) is enabled: ODTLcnw, ODTLcnw4, ODTLcnw8, ODTH4, ODTH8,
                                    and tADC.

                                    Dynamic ODT is only applicable during WRITE cycles. If ODT (RTT_nom) is disabled, dy-
                                    namic ODT (RTT(WR)) is still permitted. RTT_nom and RTT(WR) can be used independent of
                                    one other. Dynamic ODT is not available during write leveling mode, regardless of the
                                    state of ODT (RTT_nom). For details on dynamic ODT operation, refer to On-Die Termi-
                                    nation (ODT) (page 192).

Mode Register 3 (MR3)

                                    The mode register 3 (MR3) controls additional functions and features not available in
                                    the other mode registers. Currently defined is the MULTIPURPOSE REGISTER (MPR).
                                    This function is controlled via the bits shown in Figure 57 (page 146). The MR3 is pro-
                                    grammed via the LOAD MODE command and retains the stored information until it is
                                    programmed again or until the device loses power. Reprogramming the MR3 register
                                    will not alter the contents of the memory array, provided it is performed correctly. The
                                    MR3 register must be loaded when all banks are idle and no data bursts are in progress,
                                    and the controller must wait the specified time tMRD and tMOD before initiating a sub-
                                    sequent operation.

Figure 57: Mode Register 3 (MR3) Definition

                                                                    BA2 BA1 BA0 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Address bus

                                     18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0                             Mode register 3 (MR3)
                                     01 1 1 01 01 01 01 01 01 01 01 01 01 01 01 01 MPR MPR_RF

                                     M17 M16        Mode Register             M2  MPR Enable             M1 M0  MPR READ Function
                                      00       Mode register set (MR0)                                    00    Predefined pattern3
                                      01      Mode register set 1 (MR1)       0 Normal DRAM operations2   01
                                      10      Mode register set 2 (MR2)                                   10           Reserved
                                      11      Mode register set 3 (MR3)       1   Dataflow from MPR       11           Reserved
                                                                                                                       Reserved

                                     Notes: 1. MR3[18 and 15:3] are reserved for future use and must all be programmed to 0.
                                                 2. When MPR control is set for normal DRAM operation, MR3[1, 0] will be ignored.
                                                 3. Intended to be used for READ synchronization.

MULTIPURPOSE REGISTER (MPR)

                                    The MULTIPURPOSE REGISTER function is used to output a predefined system timing
                                    calibration bit sequence. Bit 2 is the master bit that enables or disables access to the
                                    MPR register, and bits 1 and 0 determine which mode the MPR is placed in. The basic
                                    concept of the multipurpose register is shown in Figure 58 (page 147).

                                    If MR3[2] is a 0, then the MPR access is disabled, and the DRAM operates in normal
                                    mode. However, if MR3[2] is a 1, then the DRAM no longer outputs normal read data
                                    but outputs MPR data as defined by MR3[0, 1]. If MR3[0, 1] is equal to 00, then a prede-
                                    fined read pattern for system calibration is selected.

                                    To enable the MPR, the MRS command is issued to MR3, and MR3[2] = 1. Prior to issu-
                                    ing the MRS command, all banks must be in the idle state (all banks are precharged,

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                                    and tRP is met). When the MPR is enabled, any subsequent READ or RDAP commands
                                    are redirected to the multipurpose register. The resulting operation when either a READ
                                    or a RDAP command is issued, is defined by MR3[1:0] when the MPR is enabled (see
                                    Table 77 (page 148)). When the MPR is enabled, only READ or RDAP commands are al-
                                    lowed until a subsequent MRS command is issued with the MPR disabled (MR3[2] = 0).
                                    Power-down mode, self refresh, and any other nonREAD/RDAP commands are not al-
                                    lowed during MPR enable mode. The RESET function is supported during MPR enable
                                    mode.

Figure 58: Multipurpose Register (MPR) Block Diagram

                                           Memory core

                                             MR3[2] = 0 (MPR off)

                                                     Multipurpose register
                                                  predefined data for READs

                                                MR3[2] = 1 (MPR on)
                                             DQ, DM, DQS, DQS#

                                     Notes:  1. A predefined data pattern can be read out of the MPR with an external READ com-
                                                 mand.

                                             2. MR3[2] defines whether the data flow comes from the memory core or the MPR. When
                                                 the data flow is defined, the MPR contents can be read out continuously with a regular
                                                 READ or RDAP command.

Table 76: MPR Functional Description of MR3 Bits

MR3[2]            MR3[1:0]                                                                  Function
  MPR    MPR READ Function
    0                                                                  Normal operation, no MPR transaction
                "Don't Care"                             All subsequent READs come from the DRAM memory array
    1
                     A[1:0]                                 All subsequent WRITEs go to the DRAM memory array
        (see Table 77 (page 148))
                                             Enable MPR mode, subsequent READ/RDAP commands defined by bits 1 and
                                                                                                  2

MPR Functional Description

                                    The MPR JEDEC definition enables either a prime DQ (DQ0 on a x4 and a x8; on a x16,
                                    DQ0 = lower byte and DQ8 = upper byte) to output the MPR data with the remaining
                                    DQs driven LOW, or for all DQs to output the MPR data . The MPR readout supports
                                    fixed READ burst and READ burst chop (MRS and OTF via A12/BC#) with regular READ
                                    latencies and AC timings applicable, provided the DLL is locked as required.

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                                                                                          Mode Register 3 (MR3)

                                    MPR addressing for a valid MPR read is as follows:

                                     A[1:0] must be set to 00 as the burst order is fixed per nibble
                                     A2 selects the burst order:

                                        BL8, A2 is set to 0, and the burst order is fixed to 0, 1, 2, 3, 4, 5, 6, 7
                                     For burst chop 4 cases, the burst order is switched on the nibble base along with the

                                       following:

                                        A2 = 0; burst order = 0, 1, 2, 3
                                        A2 = 1; burst order = 4, 5, 6, 7
                                     Burst order bit 0 (the first bit) is assigned to LSB, and burst order bit 7 (the last bit) is
                                       assigned to MSB
                                     A[9:3] are a "Don't Care"
                                     A10 is a "Don't Care"
                                     A11 is a "Don't Care"
                                     A12: Selects burst chop mode on-the-fly, if enabled within MR0
                                     A13 is a "Don't Care"
                                     BA[2:0] are a "Don't Care"

MPR Register Address Definitions and Bursting Order

                                    The MPR currently supports a single data format. This data format is a predefined read
                                    pattern for system calibration. The predefined pattern is always a repeating 01 bit pat-
                                    tern.

                                    Examples of the different types of predefined READ pattern bursts are shown in the fol-
                                    lowing figures.

Table 77: MPR Readouts and Burst Order Bit Mapping

MR3[2]  MR3[1:0]                                Function        Burst  Read        Burst Order and Data Pattern
    1        00                                                Length  A[2:0]       Burst order: 0, 1, 2, 3, 4, 5, 6, 7
                                     READ predefined pattern                   Predefined pattern: 0, 1, 0, 1, 0, 1, 0, 1
                                       for system calibration    BL8     000
                                                                                           Burst order: 0, 1, 2, 3
                                                                 BC4     000         Predefined pattern: 0, 1, 0, 1

                                                               BC4     100                 Burst order: 4, 5, 6, 7
                                                                                     Predefined pattern: 0, 1, 0, 1
1       01                           RFU                       n/a     n/a
                                                                                                       n/a
                                                               n/a     n/a                             n/a
                                                                                                       n/a
                                                               n/a     n/a                             n/a
                                                                                                       n/a
1       10                           RFU                       n/a     n/a                             n/a

                                                               n/a     n/a

                                                               n/a     n/a

PDF: 09005aef8417277b                                          148     Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                               4Gb: x4, x8, x16 DDR3 SDRAM
                                                                          Mode Register 3 (MR3)

Table 77: MPR Readouts and Burst Order Bit Mapping (Continued)

MR3[2] MR3[1:0]                      Function   Burst  Read     Burst Order and Data Pattern
                                         RFU   Length  A[2:0]                       n/a
1  11                                                                               n/a
                                                  n/a    n/a                        n/a
                                                  n/a    n/a
                                                  n/a    n/a

                                     Note: 1. Burst order bit 0 is assigned to LSB, and burst order bit 7 is assigned to MSB of the selec-
                                                    ted MPR agent.

PDF: 09005aef8417277b                          149     Micron Technology, Inc. reserves the right to change products or specifications without notice.
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   PDF: 09005aef8417277b                                                                            Figure 59: MPR System Read Calibration with BL8: Fixed Burst Order Single Readout
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                  T0       Ta0        Tb0     Tb1  Tc0  Tc1  Tc2                     Tc3  Tc4  Tc5  Tc6         Tc7    Tc8              Tc9  Tc10

                                                                                                    CK#

                                                                                                    CK

                                                                                                    Command PREA           MRS        READ1   NOP  NOP  NOP  NOP                     NOP  NOP  NOP  NOP         MRS    NOP              NOP  Valid

                                                                                                                      tRP       tMOD                                                                     tMPRR              tMOD

                                                                                                    Bank address           3          Valid                                                                     3

                                                                                                    A[1:0]                 0          02                                                                        Valid
                                                                                                        A2                                                                                                        0
                                                                                                                           1          02

                                                                                                    A[9:3]                 00         Valid                                                                     00

                                                                                                    A10/AP        1        0          Valid                                                                     0

                                                                                                    A11                    0          Valid                                                                     0

                                                                                                    A12/BC#                0          Valid1                                                                    0

150                                                                                                 A[15:13]               0          Valid                                                                     0

                                                                                                                                                   RL

                                                                                                    DQS, DQS#

   Micron Technology, Inc. reserves the right to change products or specifications without notice.  DQ
2009 Micron Technology, Inc. All rights reserved.
                                                                                                                                                                                                                       Indicates break       Don't Care     4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                       in time scale                     Mode Register 3 (MR3)

                                                                                                                           Notes: 1. READ with BL8 either by MRS or OTF.
                                                                                                                                       2. Memory controller must drive 0 on A[2:0].
   PDF: 09005aef8417277b                                                                            Figure 60: MPR System Read Calibration with BL8: Fixed Burst Order, Back-to-Back Readout
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                  T0       Ta         Tb           Tc0     Tc1  Tc2                                                         Tc3  Tc4  Tc5  Tc6  Tc7  Tc8  Tc9              Tc10         Td

                                                                                                    CK#

                                                                                                    CK

                                                                                                    Command PREA           MRS        READ1        READ1   NOP  NOP                                                         NOP  NOP  NOP  NOP  NOP  NOP  NOP              MRS          Valid

                                                                                                                      tRP       tMOD         tCCD                                                                                                              tMPRR              tMOD

                                                                                                    Bank address           3          Valid        Valid                                                                                                                   3

                                                                                                    A[1:0]                 0          02           02                                                                                                                      Valid
                                                                                                        A2                                                                                                                                                                   0
                                                                                                                           1          02           12

                                                                                                    A[9:3]                 00         Valid        Valid                                                                                                                   00

                                                                                                    A10/AP        1        0          Valid        Valid                                                                                                                   0

                                                                                                    A11                    0          Valid        Valid                                                                                                                   0

                                                                                                    A12/BC#                0          Valid        Valid1                                                                                                                  0

151                                                                                                 A[15:13]               0          Valid        Valid                                                                                                                   0

                                                                                                                                                   RL

   Micron Technology, Inc. reserves the right to change products or specifications without notice.  DQS, DQS#
2009 Micron Technology, Inc. All rights reserved.                                                                                                                                                                      RL

                                                                                                    DQ

                                                                                                                                                                                                                                                          Indicates break         Don't Care      4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                                          in time scale                        Mode Register 3 (MR3)

                                                                                                                           Notes: 1. READ with BL8 either by MRS or OTF.
                                                                                                                                       2. Memory controller must drive 0 on A[2:0].
   PDF: 09005aef8417277b                                                                            Figure 61: MPR System Read Calibration with BC4: Lower Nibble, Then Upper Nibble
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                  T0       Ta         Tb            Tc0     Tc1  Tc2                                 Tc3  Tc4  Tc5  Tc6  Tc7         Tc8    Tc9        Tc10  Td

                                                                                                    CK#

                                                                                                    CK

                                                                                                    Command PREA           MRS        READ1         READ1   NOP  NOP                                 NOP  NOP  NOP  NOP  NOP         MRS    NOP        NOP   Valid

                                                                                                                      tRF       tMOD          tCCD                                                                            tMPRR              tMOD

                                                                                                    Bank address           3          Valid         Valid                                                                            3

                                                                                                    A[1:0]                 0          02            02                                                                               Valid
                                                                                                        A2                                                                                                                             0
                                                                                                                           1          03            14

                                                                                                    A[9:3]                 00         Valid         Valid                                                                            00

                                                                                                    A10/AP        1        0          Valid         Valid                                                                            0

                                                                                                    A11                    0          Valid         Valid                                                                            0

                                                                                                    A12/BC#                0          Valid1        Valid1                                                                           0

                                                                                                    A[15:13]               0          Valid         Valid                                                                            0

152                                                                                                                                                 RL
                                                                                                                                                                                                 RL
   Micron Technology, Inc. reserves the right to change products or specifications without notice.  DQS, DQS#
2009 Micron Technology, Inc. All rights reserved.                                                           DQ

                                                                                                                                                                                                                                            Indicates break  Don't Care     4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                            in time scale                Mode Register 3 (MR3)

                                                                                                                           Notes:     1. READ with BC4 either by MRS or OTF.
                                                                                                                                      2. Memory controller must drive 0 on A[1:0].
                                                                                                                                      3. A2 = 0 selects lower 4 nibble bits 0 . . . 3.
                                                                                                                                      4. A2 = 1 selects upper 4 nibble bits 4 . . . 7.
   PDF: 09005aef8417277b                                                                            Figure 62: MPR System Read Calibration with BC4: Upper Nibble, Then Lower Nibble
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                  T0       Ta         Tb            Tc0                          Tc1  Tc2      Tc3  Tc4  Tc5  Tc6  Tc7         Tc8    Tc9              Tc10  Td

                                                                                                    CK#
                                                                                                     CK

                                                                                                    Command PREA           MRS        READ1         READ1                        NOP  NOP      NOP  NOP  NOP  NOP  NOP         MRS    NOP              NOP   Valid

                                                                                                                      tRF       tMOD          tCCD                                                                      tMPRR              tMOD

                                                                                                    Bank address           3          Valid         Valid                                                                      3

                                                                                                    A[1:0]                 0          02            02                                                                         Valid

                                                                                                    A2                     1          13            04                                                                         0

                                                                                                    A[9:3]                 00         Valid         Valid                                                                      00

                                                                                                    A10/AP        1        0          Valid         Valid                                                                      0
                                                                                                                                                                                                                               0
                                                                                                    A11                    0          Valid         Valid

                                                                                                    A12/BC#                0          Valid1        Valid1                                                                     0

                                                                                                    A[15:13]               0          Valid         Valid                                                                      0

153                                                                                                                                                                          RL
                                                                                                    DQS, DQS#

   Micron Technology, Inc. reserves the right to change products or specifications without notice.                                                                                         RL
2009 Micron Technology, Inc. All rights reserved.
                                                                                                    DQ

                                                                                                                                                                                                                                      Indicates break        Don't Care     4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                      in time scale                      Mode Register 3 (MR3)

                                                                                                                           Notes:     1. READ with BC4 either by MRS or OTF.
                                                                                                                                      2. Memory controller must drive 0 on A[1:0].
                                                                                                                                      3. A2 = 1 selects upper 4 nibble bits 4 . . . 7.
                                                                                                                                      4. A2 = 0 selects lower 4 nibble bits 0 . . . 3.
                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                       MODE REGISTER SET (MRS) Command

MPR Read Predefined Pattern

                                    The predetermined read calibration pattern is a fixed pattern of 0, 1, 0, 1, 0, 1, 0, 1. The
                                    following is an example of using the read out predetermined read calibration pattern.
                                    The example is to perform multiple reads from the multipurpose register to do system
                                    level read timing calibration based on the predetermined and standardized pattern.

                                    The following protocol outlines the steps used to perform the read calibration:
                                       1. Precharge all banks
                                       2. After tRP is satisfied, set MRS, MR3[2] = 1 and MR3[1:0] = 00. This redirects all sub-
                                           sequent reads and loads the predefined pattern into the MPR. As soon as tMRD
                                           and tMOD are satisfied, the MPR is available
                                       3. Data WRITE operations are not allowed until the MPR returns to the normal
                                           DRAM state
                                       4. Issue a read with burst order information (all other address pins are "Don't Care"):

                                           A[1:0] = 00 (data burst order is fixed starting at nibble)
                                           A2 = 0 (for BL8, burst order is fixed as 0, 1, 2, 3, 4, 5, 6, 7)
                                           A12 = 1 (use BL8)
                                       5. After RL = AL + CL, the DRAM bursts out the predefined read calibration pattern
                                           (0, 1, 0, 1, 0, 1, 0, 1)
                                       6. The memory controller repeats the calibration reads until read data capture at
                                           memory controller is optimized
                                       7. After the last MPR READ burst and after tMPRR has been satisfied, issue MRS,
                                           MR3[2] = 0, and MR3[1:0] = "Don't Care" to the normal DRAM state. All subse-
                                           quent read and write accesses will be regular reads and writes from/to the DRAM
                                           array
                                       8. When tMRD and tMOD are satisfied from the last MRS, the regular DRAM com-
                                           mands (such as activate a memory bank for regular read or write access) are per-
                                           mitted

MODE REGISTER SET (MRS) Command

                                    The mode registers are loaded via inputs BA[2:0], A[13:0]. BA[2:0] determine which
                                    mode register is programmed:

                                     BA2 = 0, BA1 = 0, BA0 = 0 for MR0
                                     BA2 = 0, BA1 = 0, BA0 = 1 for MR1
                                     BA2 = 0, BA1 = 1, BA0 = 0 for MR2
                                     BA2 = 0, BA1 = 1, BA0 = 1 for MR3

                                    The MRS command can only be issued (or re-issued) when all banks are idle and in the
                                    precharged state (tRP is satisfied and no data bursts are in progress). The controller
                                    must wait the specified time tMRD before initiating a subsequent operation such as an
                                    ACTIVATE command (see Figure 49 (page 135)). There is also a restriction after issuing
                                    an MRS command with regard to when the updated functions become available. This
                                    parameter is specified by tMOD. Both tMRD and tMOD parameters are shown in Fig-
                                    ure 49 (page 135) and Figure 50 (page 136). Violating either of these requirements will
                                    result in unspecified operation.

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                                                                                       ZQ CALIBRATION Operation

ZQ CALIBRATION Operation

                                    The ZQ CALIBRATION command is used to calibrate the DRAM output drivers (RON)
                                    and ODT values (RTT) over process, voltage, and temperature, provided a dedicated
                                    240 (1%) external resistor is connected from the DRAM's ZQ ball to VSSQ.

                                    DDR3 SDRAM require a longer time to calibrate RON and ODT at power-up initialization
                                    and self refresh exit, and a relatively shorter time to perform periodic calibrations.
                                    DDR3 SDRAM defines two ZQ CALIBRATION commands: ZQCL and ZQCS. An example
                                    of ZQ calibration timing is shown below.

                                    All banks must be precharged and tRP must be met before ZQCL or ZQCS commands
                                    can be issued to the DRAM. No other activities (other than issuing another ZQCL or
                                    ZQCS command) can be performed on the DRAM channel by the controller for the du-
                                    ration of tZQinit or tZQoper. The quiet time on the DRAM channel helps accurately cali-
                                    brate RON and ODT. After DRAM calibration is achieved, the DRAM should disable the
                                    ZQ ball's current consumption path to reduce power.

                                    ZQ CALIBRATION commands can be issued in parallel to DLL RESET and locking time.
                                    Upon self refresh exit, an explicit ZQCL is required if ZQ calibration is desired.

                                    In dual-rank systems that share the ZQ resistor between devices, the controller must not
                                    enable overlap of tZQinit, tZQoper, or tZQCS between ranks.

Figure 63: ZQ CALIBRATION Timing (ZQCL and ZQCS)

CK#      T0                          T1   Ta0                 Ta1  Ta2         Ta3    Tb0   Tb1  Tc0      Tc1      Tc2

CK                                                                                                                Valid
                                                                                                                  Valid
Command ZQCL                         NOP  NOP                 NOP  Valid       Valid  ZQCS  NOP  NOP      NOP     Valid
                                                                                                                  Valid
Address                                                            Valid       Valid                              Valid

A10                                                                Valid       Valid                                   Activ-
                                                                                                                       ities
CKE 1                                                              Valid       Valid  1
ODT 2
                                                                   Valid       Valid  2

DQ 3                                             High-Z                   Activities  3          High-Z
                                          tZQinit or tZQoper                                       tZQCS

                                                                                                 Indicates break  Don't Care
                                                                                                 in time scale

                                     Notes: 1. CKE must be continuously registered HIGH during the calibration procedure.
                                                 2. ODT must be disabled via the ODT signal or the MRS during the calibration procedure.
                                                 3. All devices connected to the DQ bus should be High-Z during calibration.

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                                                                                                  ACTIVATE Operation

ACTIVATE Operation

                                    Before any READ or WRITE commands can be issued to a bank within the DRAM, a row
                                    in that bank must be opened (activated). This is accomplished via the ACTIVATE com-
                                    mand, which selects both the bank and the row to be activated.

                                    After a row is opened with an ACTIVATE command, a READ or WRITE command may
                                    be issued to that row, subject to the tRCD specification. However, if the additive latency
                                    is programmed correctly, a READ or WRITE command may be issued prior to tRCD
                                    (MIN). In this operation, the DRAM enables a READ or WRITE command to be issued
                                    after the ACTIVATE command for that bank, but prior to tRCD (MIN) with the require-
                                    ment that (ACTIVATE-to-READ/WRITE) + AL  tRCD (MIN) (see Posted CAS Additive
                                    Latency). tRCD (MIN) should be divided by the clock period and rounded up to the next
                                    whole number to determine the earliest clock edge after the ACTIVATE command on
                                    which a READ or WRITE command can be entered. The same procedure is used to con-
                                    vert other specification limits from time units to clock cycles.

                                    When at least one bank is open, any READ-to-READ command delay or WRITE-to-
                                    WRITE command delay is restricted to tCCD (MIN).

                                    A subsequent ACTIVATE command to a different row in the same bank can only be is-
                                    sued after the previous active row has been closed (precharged). The minimum time in-
                                    terval between successive ACTIVATE commands to the same bank is defined by tRC.

                                    A subsequent ACTIVATE command to another bank can be issued while the first bank is
                                    being accessed, which results in a reduction of total row-access overhead. The mini-
                                    mum time interval between successive ACTIVATE commands to different banks is de-
                                    fined by tRRD. No more than four bank ACTIVATE commands may be issued in a given
                                    tFAW (MIN) period, and the tRRD (MIN) restriction still applies. The tFAW (MIN) param-
                                    eter applies, regardless of the number of banks already opened or closed.

Figure 64: Example: Meeting tRRD (MIN) and tRCD (MIN)

CK#      T0                          T1         T2   T3      T4   T5   T8    T9   T10              T11

CK

Command  ACT                         NOP        NOP  ACT     NOP  NOP  NOP   NOP  NOP              RD/WR

Address  Row                                         Row                                           Col

BA[2:0]  Bank x                                      Bank y                                        Bank y

                                          tRRD                         tRCD

                                                                                  Indicates break  Don't Care
                                                                                  in time scale

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                                                                                          ACTIVATE Operation

Figure 65: Example: tFAW

CK#      T0                          T1    T4      T5   T8            T9   T10     T11  T19              T20

CK

Command  ACT                         NOP   ACT     NOP  ACT           NOP   ACT    NOP  NOP              ACT
                                                                            Row
Address  Row                               Row          Row                Bank d                        Row

BA[2:0]  Bank a                            Bank b       Bank c                                           Bank ey

                                     tRRD

                                                                tFAW

                                                                                        Indicates break  Don't Care
                                                                                        in time scale

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                                                                                                        READ Operation

READ Operation

                                    READ bursts are initiated with a READ command. The starting column and bank ad-
                                    dresses are provided with the READ command and auto precharge is either enabled or
                                    disabled for that burst access. If auto precharge is enabled, the row being accessed is
                                    automatically precharged at the completion of the burst. If auto precharge is disabled,
                                    the row will be left open after the completion of the burst.

                                    During READ bursts, the valid data-out element from the starting column address is
                                    available READ latency (RL) clocks later. RL is defined as the sum of posted CAS additive
                                    latency (AL) and CAS latency (CL) (RL = AL + CL). The value of AL and CL is programma-
                                    ble in the mode register via the MRS command. Each subsequent data-out element is
                                    valid nominally at the next positive or negative clock edge (that is, at the next crossing
                                    of CK and CK#). Figure 66 shows an example of RL based on a CL setting of 8 and an AL
                                    setting of 0.

Figure 66: READ Latency

                   T0                T7              T8       T9        T10  T11              T12                 T12
CK#

CK

Command      READ                    NOP             NOP      NOP       NOP  NOP              NOP                 NOP

    Address  Bank a,
DQS, DQS#     Col n

                                     CL = 8, AL = 0

DQ                                                        DO
                                                           n

                                                                             Indicates break  Transitioning Data  Don't Care
                                                                             in time scale

                                     Notes: 1. DO n = data-out from column n.

                                                 2. Subsequent elements of data-out appear in the programmed order following DO n.

                                             DQS, DQS# is driven by the DRAM along with the output data. The initial LOW state on
                                             DQS and HIGH state on DQS# is known as the READ preamble (tRPRE). The LOW state
                                             on DQS and the HIGH state on DQS#, coincident with the last data-out element, is
                                             known as the READ postamble (tRPST). Upon completion of a burst, assuming no other
                                             commands have been initiated, the DQ goes High-Z. A detailed explanation of tDQSQ
                                             (valid data-out skew), tQH (data-out window hold), and the valid data window are de-
                                             picted in Figure 77 (page 166). A detailed explanation of tDQSCK (DQS transition skew
                                             to CK) is also depicted in Figure 77 (page 166).

                                             Data from any READ burst may be concatenated with data from a subsequent READ
                                             command to provide a continuous flow of data. The first data element from the new
                                             burst follows the last element of a completed burst. The new READ command should be
                                             issued tCCD cycles after the first READ command. This is shown for BL8 in Figure 67
                                             (page 160). If BC4 is enabled, tCCD must still be met, which will cause a gap in the data
                                             output, as shown in Figure 68 (page 160). Nonconsecutive READ data is reflected in

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                                     Figure 69 (page 161). DDR3 SDRAM does not allow interrupting or truncating any
                                     READ burst.

                                     Data from any READ burst must be completed before a subsequent WRITE burst is al-
                                     lowed. An example of a READ burst followed by a WRITE burst for BL8 is shown in Fig-
                                     ure 70 (page 161) (BC4 is shown in Figure 71 (page 162)). To ensure the READ data is
                                     completed before the WRITE data is on the bus, the minimum READ-to-WRITE timing
                                     is RL + tCCD - WL + 2tCK.

                                     A READ burst may be followed by a PRECHARGE command to the same bank, provided
                                     auto precharge is not activated. The minimum READ-to-PRECHARGE command spac-
                                     ing to the same bank is four clocks and must also satisfy a minimum analog time from
                                     the READ command. This time is called tRTP (READ-to-PRECHARGE). tRTP starts AL
                                     cycles later than the READ command. Examples for BL8 are shown in Figure 72
                                     (page 162) and BC4 in Figure 73 (page 163). Following the PRECHARGE command, a
                                     subsequent command to the same bank cannot be issued until tRP is met. The PRE-
                                     CHARGE command followed by another PRECHARGE command to the same bank is al-
                                     lowed. However, the precharge period will be determined by the last PRECHARGE com-
                                     mand issued to the bank.

                                     If A10 is HIGH when a READ command is issued, the READ with auto precharge func-
                                     tion is engaged. The DRAM starts an auto precharge operation on the rising edge, which
                                     is AL + tRTP cycles after the READ command. DRAM support a tRAS lockout feature (see
                                     Figure 75 (page 163)). If tRAS (MIN) is not satisfied at the edge, the starting point of the
                                     auto precharge operation will be delayed until tRAS (MIN) is satisfied. If tRTP (MIN) is
                                     not satisfied at the edge, the starting point of the auto precharge operation is delayed
                                     until tRTP (MIN) is satisfied. In case the internal precharge is pushed out by tRTP, tRP
                                     starts at the point at which the internal precharge happens (not at the next rising clock
                                     edge after this event). The time from READ with auto precharge to the next ACTIVATE
                                     command to the same bank is AL + (tRTP + tRP)*, where * means rounded up to the next
                                     integer. In any event, internal precharge does not start earlier than four clocks after the
                                     last 8n-bit prefetch.

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   PDF: 09005aef8417277b                                                                            Figure 67: Consecutive READ Bursts (BL8)
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                               T0     T1           T2            T3   T4               T5           T6                  T7           T8              T9           T10             T11          T12          T13         T14

                                                                                                    CK#

                                                                                                    CK

                                                                                                    Command1   READ   NOP          NOP           NOP  READ             NOP          NOP                 NOP          NOP             NOP          NOP             NOP          NOP          NOP         NOP

                                                                                                                                   tCCD

                                                                                                    Address2   Bank,                                  Bank,
                                                                                                               Col n                                  Col b

                                                                                                                                                                tRPRE                                                                                                                   tRPST

                                                                                                    DQS, DQS#

                                                                                                    DQ3                                                                     DO  DO       DO      DO          DO  DO       DO     DO       DO  DO       DO  DO          DO  DO       DO  DO
                                                                                                                                                                            n   n+1 n+2 n+3 n+4 n+5 n+6 n+7                               b   b+1 b+2 b+3 b+4 b+5 b+6 b+7
                                                                                                                                         RL = 5

                                                                                                                                                                                             RL = 5

                                                                                                                                                                                                                                                                                    Transitioning Data  Don't Care

                                                                                                                           Notes:       1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                        2. The BL8 setting is activated by either MR0[1:0] = 00 or MR0[1:0] = 01 and A12 = 1 during READ command at T0

                                                                                                                                            and T4.
                                                                                                                                        3. DO n (or b) = data-out from column n (or column b).
                                                                                                                                        4. BL8, RL = 5 (CL = 5, AL = 0).

160

                                                                                                    Figure 68: Consecutive READ Bursts (BC4)

                                                                                                               T0     T1           T2            T3   T4               T5           T6                  T7           T8              T9           T10             T11          T12          T13         T14

   Micron Technology, Inc. reserves the right to change products or specifications without notice.  CK#
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                                                                                                    CK

                                                                                                    Command1   READ   NOP          NOP           NOP  READ             NOP          NOP              NOP             NOP             NOP          NOP          NOP             NOP          NOP         NOP

                                                                                                                           tCCD                                                                                                                                                                                        4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                                                                                                    READ Operation
                                                                                                    Address2   Bank,                                  Bank,
                                                                                                               Col n                                  Col b

                                                                                                                                                             tRPRE                               tRPST                    tRPRE                            tRPST

                                                                                                    DQS, DQS#

                                                                                                    DQ3                                                                     DO  DO       DO      DO                                       DO  DO       DO  DO
                                                                                                                                                                            n   n+1 n+2 n+3                                               b   b+1 b+2 b+3
                                                                                                                                         RL = 5

                                                                                                                                                                                         RL = 5

                                                                                                                                                                                                                                                                               Transitioning Data       Don't Care

                                                                                                                           Notes:       1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                        2. The BC4 setting is activated by either MR0[1:0] = 10 or MR0[1:0] = 01 and A12 = 0 during READ command at T0

                                                                                                                                            and T4.
                                                                                                                                        3. DO n (or b) = data-out from column n (or column b).
                                                                                                                                        4. BC4, RL = 5 (CL = 5, AL = 0).
   PDF: 09005aef8417277b                                                                            Figure 69: Nonconsecutive READ Bursts
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                  T0       T1   T2               T3       T4           T5            T6          T7        T8            T9                               T10  T11         T12      T13      T14                 T15      T16             T17

                                                                                                    CK#

                                                                                                    CK

                                                                                                    Command       READ     NOP  NOP      NOP              NOP          READ          NOP         NOP       NOP           NOP                              NOP  NOP         NOP      NOP      NOP                 NOP      NOP             NOP

                                                                                                    Address       Bank a,                                              Bank a,
                                                                                                                   Col n                                                Col b

                                                                                                                                                                                                                    CL = 8

                                                                                                                                                          CL = 8

                                                                                                    DQS, DQS#                                                                                                   DO                                                                       DO
                                                                                                              DQ                                                                                                n                                                                        b

                                                                                                                                                                                                                                                                                                                      Transitioning Data  Don't Care

                                                                                                                                Notes:   1. AL = 0, RL = 8.
                                                                                                                                         2. DO n (or b) = data-out from column n (or column b).
                                                                                                                                         3. Seven subsequent elements of data-out appear in the programmed order following DO n.
                                                                                                                                         4. Seven subsequent elements of data-out appear in the programmed order following DO b.

                                                                                                    Figure 70: READ (BL8) to WRITE (BL8)

161                                                                                                 CK#           T0       T1        T2              T3           T4            T5        T6          T7            T8        T9                               T10         T11      T12      T13                 T14      T15

                                                                                                    CK

                                                                                                    Command1      READ     NOP      NOP              NOP          NOP           NOP       WRITE       NOP           NOP       NOP                              NOP         NOP      NOP      NOP                 NOP      NOP

   Micron Technology, Inc. reserves the right to change products or specifications without notice.                              READ-to-WRITE command delay = RL + tCCD + 2tCK - WL                                                                                                          tBL = 4 clocks                      tWR
2009 Micron Technology, Inc. All rights reserved.                                                                                                                                                                                                                                                                               tWR

                                                                                                    Address2      Bank,                                                                   Bank,                                                                                                                                                          4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                  Col n                                                                   Col b                                                                                                                                                       READ Operation

                                                                                                                                                                       tRPRE                                                  tRPST                                 tWPRE                                                 tWPST

                                                                                                    DQS, DQS#                                                                        DO DO DO DO DO DO DO DO                                                               DI   DI  DI DI    DI              DI  DI   DI
                                                                                                            DQ3                                                                       n n+1 n+2 n+3 n+4 n+5 n+6 n+7                                                        n n+1 n+2 n+3 n+4 n+5 n+6 n+7
                                                                                                                                                                                                                                                  WL = 5
                                                                                                                                         RL = 5

                                                                                                                                                                                                                                                                                             Transitioning Data           Don't Care

                                                                                                                                Notes:   1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                         2. The BL8 setting is activated by either MR0[1:0] = 00 or MR0[1:0] = 01 and A12 = 1 during the READ command at

                                                                                                                                             T0, and the WRITE command at T6.
                                                                                                                                         3. DO n = data-out from column, DI b = data-in for column b.
                                                                                                                                         4. BL8, RL = 5 (AL = 0, CL = 5), WL = 5 (AL = 0, CWL = 5).
   PDF: 09005aef8417277b                                                                            Figure 71: READ (BC4) to WRITE (BC4) OTF
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                    CK#               T0        T1       T2               T3        T4              T5       T6                       T7              T8         T9        T10           T11           T12       T13  T14                  T15

                                                                                                    CK

                                                                                                    Command1      READ         NOP       NOP              NOP       WRITE           NOP      NOP  NOP                            NOP             NOP       NOP           NOP           NOP       NOP  NOP                  NOP

                                                                                                                        READ-to-WRITE command delay = RL + tCCD/2 + 2tCK - WL                                                                                       tBL = 4 clocks                                   tWR
                                                                                                                                                                                                                                                                                                                     tWTR

                                                                                                    Address2      Bank,                                                 Bank,
                                                                                                                  Col n                                                 Col b

                                                                                                                                                                           tRPRE                  tRPST                                   tWPRE                     tWPST

                                                                                                    DQS, DQS#                                                                            DO DO DO DO                                             DI DI DI DI
                                                                                                            DQ3                                                                           n n+ 1 n+ 2 n + 3                                      n n+ 1 n+ 2 n+ 3
                                                                                                                                                                                                              WL = 5
                                                                                                                                                  RL = 5

                                                                                                                                                                                                                                                                                                 Transitioning Data        Don't Care

                                                                                                                                    Notes:        1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                                  2. The BC4 OTF setting is activated by MR0[1:0] and A12 = 0 during READ command at T0 and WRITE command at
162
                                                                                                                                                      T4.
                                                                                                                                                  3. DO n = data-out from column n; DI n = data-in from column b.
                                                                                                                                                  4. BC4, RL = 5 (AL - 0, CL = 5), WL = 5 (AL = 0, CWL = 5).

   Micron Technology, Inc. reserves the right to change products or specifications without notice.  Figure 72: READ to PRECHARGE (BL8)
2009 Micron Technology, Inc. All rights reserved.
                                                                                                                  T0       T1       T2            T3           T4              T5       T6   T7   T8                             T9       T10         T11           T12       T13           T14  T15                 T16   T17

                                                                                                    CK#

                                                                                                    CK                                                                                                                                                                                                                                    4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                                                                                                                       READ Operation
                                                                                                    Command       READ     NOP      NOP           NOP          NOP             PRE      NOP  NOP  NOP                            NOP      NOP         NOP           NOP       ACT           NOP  NOP                 NOP   NOP

                                                                                                    Address       Bank a,                                               Bank a,                                                                                               Bank a,
                                                                                                                   Col n                                                (or all)                                                                                              Row b

                                                                                                                                            tRTP                                                                                 tRP

                                                                                                    DQS, DQS#                                                                                                             DO DO       DO  DO DO       DO DO     DO
                                                                                                              DQ                                                                                                          n n+1 n+2 n+3 n+4 n+5 n+6 n+7

                                                                                                                                        tRAS

                                                                                                                                                                                                                                                                                                      Transitioning Data   Don't Care
   PDF: 09005aef8417277b                                                                            Figure 73: READ to PRECHARGE (BC4)
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                  T0       T1       T2        T3           T4        T5             T6        T7          T8      T9                                                                                  T10       T11      T12           T13               T14           T15       T16                 T17

                                                                                                    CK#

                                                                                                    CK

                                                                                                    Command       READ     NOP      NOP       NOP          NOP       PRE            NOP      NOP          NOP     NOP                                                                                 NOP       NOP      NOP           ACT               NOP           NOP       NOP            NOP

                                                                                                    Address       Bank a,                                            Bank a,                                                                                                                                                           Bank a,
                                                                                                                   Col n                                             (or all)                                                                                                                                                          Row b

                                                                                                                                                                                                                                                                                         tRP
                                                                                                                                         tRTP

                                                                                                    DQS, DQS#                                                                                                   DO DO DO DO
                                                                                                              DQ                                                                                                 n n+1 n+2 n+3

                                                                                                                                        tRAS

                                                                                                                                                                                                                                                                                                                                                                            Transitioning Data       Don't Care

                                                                                                    Figure 74: READ to PRECHARGE (AL = 5, CL = 6)

                                                                                                                  T0            T1       T2           T3        T4             T5        T6               T7      T8                                                                                  T9        T10           T11               T12               T13       T14                 T15

                                                                                                    CK#

                                                                                                    CK

                                                                                                    Command       READ     NOP           NOP          NOP       NOP            NOP       NOP              NOP     NOP                                                                                 PRE       NOP           NOP               NOP               NOP       NOP                 ACT

                                                                                                    Address       Bank a,                                                                                                                                                                             Bank a,                                                                                   Bank a,
                                                                                                                   Col n                                                                                                                                                                              (or all)                                                                                  Row b

                                                                                                                                              AL = 5                                                      tRTP                                                                                                                                  tRP

163                                                                                                 DQS, DQS#                                                                                                                                                                                                                      DO  DO            DO       DO
                                                                                                              DQ                                                                                                                                                                                                                   n   n+1 n+2 n+3

                                                                                                                                                                                                                                                                                              CL = 6

                                                                                                                                                                     tRAS

                                                                                                                                                                                                                                                                                                                                                                            Transitioning Data  Don't Care

   Micron Technology, Inc. reserves the right to change products or specifications without notice.  Figure 75: READ with Auto Precharge (AL = 4, CL = 6)
2009 Micron Technology, Inc. All rights reserved.
                                                                                                                  T0            T1       T2           T3        T4             T5        T6               T7      T8                                                                                  T9        T10           T11               T12               T13                           Ta0                 4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                                                                                                                                                                                                 READ Operation
                                                                                                    CK#

                                                                                                    CK

                                                                                                    Command       READ     NOP           NOP          NOP       NOP            NOP       NOP              NOP     NOP                                                                                 NOP       NOP           NOP               NOP               NOP       NOP                 ACT

                                                                                                        Address   Bank a,                                                                                                                                                                                                                                                                       Bank a,
                                                                                                    DQS, DQS#      Col n                                                                                                                                                                                                                                                                        Row b

                                                                                                                                    AL = 4                                               tRTP (MIN)

                                                                                                    DQ                                                                                                                                                                                                               DO  DO        DO  DO
                                                                                                                                                                                                                                                                                                                     n   n+1 n+2 n+3

                                                                                                                                                                                                          CL = 6

                                                                                                                                                                                              tRAS (MIN)                                                                                                                                                                    tRP

                                                                                                                                                                                                                                                                                                                                                Indicates break        Transitioning Data       Don't Care
                                                                                                                                                                                                                                                                                                                                                in time scale
                                                                                          4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                               READ Operation

                                     DQS to DQ output timing is shown in Figure 76 (page 165). The DQ transitions between
                                     valid data outputs must be within tDQSQ of the crossing point of DQS, DQS#. DQS must
                                     also maintain a minimum HIGH and LOW time of tQSH and tQSL. Prior to the READ
                                     preamble, the DQ balls will either be floating or terminated, depending on the status of
                                     the ODT signal.

                                     Figure 77 (page 166) shows the strobe-to-clock timing during a READ. The crossing
                                     point DQS, DQS# must transition within tDQSCK of the clock crossing point. The data
                                     out has no timing relationship to CK, only to DQS, as shown in Figure 77 (page 166).

                                     Figure 77 (page 166) also shows the READ preamble and postamble. Typically, both
                                     DQS and DQS# are High-Z to save power (VDDQ). Prior to data output from the DRAM,
                                     DQS is driven LOW and DQS# is HIGH for tRPRE. This is known as the READ preamble.

                                     The READ postamble, tRPST, is one half clock from the last DQS, DQS# transition. Dur-
                                     ing the READ postamble, DQS is driven LOW and DQS# is HIGH. When complete, the
                                     DQ is disabled or continues terminating, depending on the state of the ODT signal. on
                                     page demonstrates how to measure tRPST.

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   PDF: 09005aef8417277b                                                                            Figure 76: Data Output Timing tDQSQ and Data Valid Window
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                                                                                                    CK#                                  T0      T1   T2                 T3   T4           T5               T6             T7                  T8               T9  T10

                                                                                                    CK

                                                                                                    Command1                             READ    NOP  NOP                NOP  NOP          NOP              NOP            NOP                 NOP           NOP    NOP

                                                                                                                                                           RL = AL + CL

                                                                                                    Address2                             Bank,
                                                                                                                                         Col n

                                                                                                                                                                              tDQSQ (MAX)                        tDQSQ (MAX)                             tRPST
                                                                                                                                                                              tLZDQ (MIN)
                                                                                                                                                                                                                                                                    tHZDQ (MAX)

                                                                                                                              DQS, DQS#                                            tRPRE        tQH                   tQH

                                                                                                                  DQ3 (last data valid)                                                            DO      DO    DO DO                DO      DO    DO DO
                                                                                                    DQ3 (first data no longer valid)                                                                n  n+1 n+2 n+3 n+4 n+5 n+6 n+7

                                                                                                                    All DQ collectively                                                        DO      DO      DO DO              DO      DO      DO DO
                                                                                                                                                                                                n n+1 n+2 n+3 n+4 n+5 n+6 n+7

                                                                                                                                                                                                DO     DO        DO   DO          DO      DO        DO   DO
                                                                                                                                                                                                n      n+1       n+2  n+3         n+4     n+5       n+6  n+7

                                                                                                                                                                                           Data valid                 Data valid

                                                                                                                                                                                                                                                                    Don't Care

165                                                                                                                                      Notes:  1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                                 2. The BL8 setting is activated by either MR0[1, 0] = 0, 0 or MR0[0, 1] = 0, 1 and A12 = 1 during READ command at
   Micron Technology, Inc. reserves the right to change products or specifications without notice.                                                                                                                                                                                  4Gb: x4, x8, x16 DDR3 SDRAM
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                                                                                                                                                 3. DO n = data-out from column n.
                                                                                                                                                 4. BL8, RL = 5 (AL = 0, CL = 5).
                                                                                                                                                 5. Output timings are referenced to VDDQ/2 and DLL on and locked.
                                                                                                                                                 6. tDQSQ defines the skew between DQS, DQS# to data and does not define DQS, DQS# to CK.
                                                                                                                                                 7. Early data transitions may not always happen at the same DQ. Data transitions of a DQ can be early or late within

                                                                                                                                                     a burst.
                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                        READ Operation

                                    tHZ and tLZ transitions occur in the same access time as valid data transitions. These
                                    parameters are referenced to a specific voltage level that specifies when the device out-
                                    put is no longer driving tHZDQS and tHZDQ, or begins driving tLZDQS, tLZDQ. Fig-
                                    ure 78 (page 167) shows a method of calculating the point when the device is no longer
                                    driving tHZDQS and tHZDQ, or begins driving tLZDQS, tLZDQ, by measuring the signal
                                    at two different voltages. The actual voltage measurement points are not critical as long
                                    as the calculation is consistent. The parameters tLZDQS, tLZDQ, tHZDQS, and tHZDQ
                                    are defined as single-ended.

Figure 77: Data Strobe Timing READs

                                                   RL measured
                                                   to this point

                                     T0                   T1                            T2                        T3                    T4                          T5               T6

           CK                                   tDQSCK (MIN)               tDQSCK (MIN)              tDQSCK (MIN)              tDQSCK (MIN)         tHZDQS (MIN)
          CK#
               tLZDQS (MIN)                                   tQSH         tQSL          tQSH        tQSL
DQS, DQS#
early strobe                             tRPRE                                                                                                        tRPST
                                                                                                                                             Bit 7
DQS, DQS#                                         Bit 0            Bit 1        Bit 2        Bit 3        Bit 4        Bit 5    Bit 6
late strobe
                                     tLZDQS (MAX)             tDQSCK (MAX)               tDQSCK (MAX)              tDQSCK (MAX)              tDQSCK (MAX)              tHZDQS (MAX)
                                                                                                                                                                    tRPST

                                                   tRPRE                   tQSH         tQSL         tQSH         tQSL

                                                              Bit 0              Bit 1        Bit 2        Bit 3        Bit 4    Bit 5       Bit 6           Bit 7

PDF: 09005aef8417277b                                                                         166                 Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                                 4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                      READ Operation

Figure 78: Method for Calculating tLZ and tHZ

                                                                              VOH - xmV          VTT + 2xmV

                                                                              VOH - 2xmV         VTT + xmV

tHZDQS, tHZDQ                                                                                                        tLZDQS, tLZDQ

                                                     T2                       VOL + 2xmV          VTT - xmV  T1
                                                 T1                           VOL + xmV          VTT - 2xmV      T2

tHZDQS, tHZDQ end point = 2 T1 - T2                                                            tLZDQS, tLZDQ begin point = 2 T1 - T2

                                     Notes:  1. Within a burst, the rising strobe edge is not necessarily fixed at tDQSCK (MIN) or tDQSCK
                                                 (MAX). Instead, the rising strobe edge can vary between tDQSCK (MIN) and tDQSCK

                                                 (MAX).

                                             2. The DQS HIGH pulse width is defined by tQSH, and the DQS LOW pulse width is defined
                                                 by tQSL. Likewise, tLZDQS (MIN) and tHZDQS (MIN) are not tied to tDQSCK (MIN) (early
                                                 strobe case), and tLZDQS (MAX) and tHZDQS (MAX) are not tied to tDQSCK (MAX) (late

                                                 strobe case); however, they tend to track one another.

                                             3. The minimum pulse width of the READ preamble is defined by tRPRE (MIN). The mini-
                                                 mum pulse width of the READ postamble is defined by tRPST (MIN).

Figure 79: tRPRE Timing

                                             CK

                                             CK#                                                                                         VTT
                                                                                  tA
                                                                                                 tB
                                               DQS                                                                                       VTT
                                             Single-ended signal provided
                                             as background information                                          tD
                                                                                                                                         VTT
                                                                                tC
                                              DQS#

                                             Single-ended signal provided
                                             as background information

                                                                       T1                 tRPRE                                              0V
                                                                tRPRE begins
                                                                                                                   T2
                                                 DQS - DQS#                                                  tRPRE ends

                                             Resulting differential
                                             signal relevant for
                                             tRPRE specification

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                                                                                                           4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                READ Operation

Figure 80: tRPST Timing                                                                                                    VTT

                                                                CK                                     tA

                                                              CK#                                          tB              VTT

                                                             DQS                              tC
                                                          Single-ended signal, provided                                  tD
                                                          as background information
                                                                                                                                                                  VTT
                                                            DQS#
                                                          Single-ended signal, provided
                                                          as background information

                                     DQS - DQS#                                                        tRPST
                                                                                                                                                          0V
                                           Resulting differential
                                           signal relevant for                                  T1                  T2
                                           tRPST specification                           tRPST begins          tRPST ends

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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                       WRITE Operation

WRITE Operation

                                    WRITE bursts are initiated with a WRITE command. The starting column and bank ad-
                                    dresses are provided with the WRITE command, and auto precharge is either enabled or
                                    disabled for that access. If auto precharge is selected, the row being accessed is pre-
                                    charged at the end of the WRITE burst. If auto precharge is not selected, the row will
                                    remain open for subsequent accesses. After a WRITE command has been issued, the
                                    WRITE burst may not be interrupted. For the generic WRITE commands used in Fig-
                                    ure 83 (page 171) through Figure 91 (page 176), auto precharge is disabled.

                                    During WRITE bursts, the first valid data-in element is registered on a rising edge of
                                    DQS following the WRITE latency (WL) clocks later and subsequent data elements will
                                    be registered on successive edges of DQS. WRITE latency (WL) is defined as the sum of
                                    posted CAS additive latency (AL) and CAS WRITE latency (CWL): WL = AL + CWL. The
                                    values of AL and CWL are programmed in the MR0 and MR2 registers, respectively. Prior
                                    to the first valid DQS edge, a full cycle is needed (including a dummy crossover of DQS,
                                    DQS#) and specified as the WRITE preamble shown in Figure 83 (page 171). The half
                                    cycle on DQS following the last data-in element is known as the WRITE postamble.

                                    The time between the WRITE command and the first valid edge of DQS is WL clocks
                                    tDQSS. Figure 84 (page 172) through Figure 91 (page 176) show the nominal case
                                    where tDQSS = 0ns; however, Figure 83 (page 171) includes tDQSS (MIN) and tDQSS
                                    (MAX) cases.

                                    Data may be masked from completing a WRITE using data mask. The data mask occurs
                                    on the DM ball aligned to the WRITE data. If DM is LOW, the WRITE completes normal-
                                    ly. If DM is HIGH, that bit of data is masked.

                                    Upon completion of a burst, assuming no other commands have been initiated, the DQ
                                    will remain High-Z, and any additional input data will be ignored.

                                    Data for any WRITE burst may be concatenated with a subsequent WRITE command to
                                    provide a continuous flow of input data. The new WRITE command can be tCCD clocks
                                    following the previous WRITE command. The first data element from the new burst is
                                    applied after the last element of a completed burst. Figure 84 (page 172) and Figure 85
                                    (page 172) show concatenated bursts. An example of nonconsecutive WRITEs is shown
                                    in Figure 86 (page 173).

                                    Data for any WRITE burst may be followed by a subsequent READ command after tWTR
                                    has been met (see Figure 87 (page 173), Figure 88 (page 174), and Figure 89
                                    (page 175)).

                                    Data for any WRITE burst may be followed by a subsequent PRECHARGE command,
                                    providing tWR has been met, as shown in Figure 90 (page 176) and Figure 91
                                    (page 176).

                                    Both tWTR and tWR starting time may vary, depending on the mode register settings
                                    (fixed BC4, BL8 versus OTF).

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Figure 81: tWPRE Timing                                                               4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                          WRITE Operation
                                              CK
                                                                                                                         VTT
                                     CK#
                                                                                                                  0V
                                                          T1                                 T2
                                                   tWPRE begins                        tWPRE ends

                                     DQS - DQS#                  tWPRE                                                 VTT

                                        Resulting differential
                                          signal relevant for
                                          tWPRE specification

Figure 82: tWPST Timing

                                               CK

                                     CK#

                                                                               tWPST

                                     DQS - DQS#                                                   0V

                                     Resulting differential             T1
                                                                 tWPST begins
                                       signal relevant for
                                      tWPST specification                                   T2
                                                                                      tWPST ends

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                                                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                       WRITE Operation

Figure 83: WRITE Burst

           T0           T1                   T2             T3   T4                T5                    T6                    T7                 T8                  T9       T10

CK#

CK

Command1   WRITE        NOP                  NOP            NOP  NOP            NOP                   NOP                   NOP                   NOP               NOP        NOP

                                             WL = AL + CWL

Address2   Bank,
           Col n

           tDQSS (MIN)                                                tWPRE tDQSS tDSH                   tDSH                  tDSH                 tDSH tWPST

DQS, DQS#

                                                                 tDQSH tDQSL tDQSH tDQSL tDQSH tDQSL tDQSH tDQSL tDQSH tDQSL

DQ3                                                                         DI         DI         DI         DI         DI         DI         DI       DI
                                                                             n         n+1 n+2 n+3 n+4 n+5 n+6 n+7

           tDQSS (NOM)                                                tWPRE            tDSH                  tDSH                  tDSH               tDSH tWPST

DQS, DQS#

                                                                     tDQSH  tDQSL      tDQSH      tDQSL      tDQSH      tDQSL      tDQSH      tDQSL tDQSH      tDQSL
                                                                             tDSS                 tDSS                  tDSS                  tDSS              tDSS

DQ3                                                                                DI         DI         DI         DI         DI         DI      DI       DI
                                                                                   n          n+1 n+2 n+3 n+4 n+5 n+6 n+7

           tDQSS (MAX)                                                                 tDQSS                                                                        tWPST
                                                                            tWPRE

DQS, DQS#

                                                                      tDQSH tDQSL tDQSH tDQSL tDQSH tDQSL tDQSH tDQSL tDQSH tDQSL

                                                                                tDSS              tDSS                  tDSS                  tDSS              tDSS

DQ3                                                                                    DI         DI         DI         DI         DI         DI       DI       DI
                                                                                       n          n+1 n+2 n+3 n+4 n+5 n+6 n+7

                                                                                                                                                           Transitioning Data  Don't Care

                                     Notes:  1. NOP commands are shown for ease of illustration; other commands may be valid at
                                                 these times.

                                             2. The BL8 setting is activated by either MR0[1:0] = 00 or MR0[1:0] = 01 and A12 = 1 during
                                                 the WRITE command at T0.

                                             3. DI n = data-in for column n.

                                             4. BL8, WL = 5 (AL = 0, CWL = 5).
                                             5. tDQSS must be met at each rising clock edge.
                                             6. tWPST is usually depicted as ending at the crossing of DQS, DQS#; however, tWPST ac-

                                                 tually ends when DQS no longer drives LOW and DQS# no longer drives HIGH.

PDF: 09005aef8417277b                                                       171                   Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                                             2009 Micron Technology, Inc. All rights reserved.
   PDF: 09005aef8417277b                                                                            Figure 84: Consecutive WRITE (BL8) to WRITE (BL8)
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                     T0   T1           T2           T3   T4                T5       T6              T7      T8          T9       T10                  T11      T12      T13                   T14
                                                                                                                   WRITE
                                                                                                             CK#          NOP          NOP          NOP  WRITE             NOP      NOP          NOP        NOP         NOP      NOP      NOP                  NOP      NOP                  NOP
                                                                                                              CK

                                                                                                    Command1

                                                                                                                               tCCD                                                                                                   tBL = 4 clocks                                    tWR

                                                                                                                                                                                                                                                                                        tWTR

                                                                                                    Address2       Valid                                 Valid

                                                                                                                                                                tWPRE                                                                                                   tWPST

                                                                                                    DQS, DQS#                                                              DI   DI  DI   DI         DI  DI  DI   DI     DI   DI  DI   DI              DI   DI  DI   DI
                                                                                                            DQ3                                                            n    n+1 n+2 n+3 n+4 n+5 n+6 n+7             b    b+1 b+2 b+3 b+4 b+5 b+6 b+7

                                                                                                                                            WL = 5

                                                                                                                                                                                         WL = 5

                                                                                                                                                                                                                                                                    Transitioning Data       Don't Care

                                                                                                                               Notes:       1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                            2. The BL8 setting is activated by either MR0[1:0] = 00 or MR0[1:0] = 01 and A12 = 1 during the WRITE commands at

                                                                                                                                                T0 and T4.
                                                                                                                                            3. DI n (or b) = data-in for column n (or column b).
                                                                                                                                            4. BL8, WL = 5 (AL = 0, CWL = 5).

172                                                                                                 Figure 85: Consecutive WRITE (BC4) to WRITE (BC4) via OTF

                                                                                                                     T0   T1           T2           T3   T4                T5       T6              T7      T8          T9       T10                  T11      T12      T13                  T14
                                                                                                                   WRITE
   Micron Technology, Inc. reserves the right to change products or specifications without notice.           CK#          NOP          NOP          NOP  WRITE             NOP      NOP          NOP        NOP         NOP      NOP      NOP                  NOP      NOP                  NOP
2009 Micron Technology, Inc. All rights reserved.                                                             CK

                                                                                                    Command1

                                                                                                                               tCCD                                                                                                       tBL = 4 clocks                                tWR

                                                                                                                                                                                                                                                                                        tWTR

                                                                                                    Address2       Valid                                 Valid                                                                                                                                              4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                    tWPRE                                                                                                                                WRITE Operation
                                                                                                                                                                                             tWPST               tWPRE                    tWPST

                                                                                                    DQS, DQS#                                                              DI   DI  DI   DI                             DI   DI  DI   DI
                                                                                                            DQ3                                                            n    n+1 n+2 n+3                             b    b+1 b+2 b+3

                                                                                                                                            WL = 5

                                                                                                                                                                                         WL = 5

                                                                                                                                                                                                                                                                    Transitioning Data       Don't Care

                                                                                                                               Notes:       1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                            2. BC4, WL = 5 (AL = 0, CWL = 5).
                                                                                                                                            3. DI n (or b) = data-in for column n (or column b).
                                                                                                                                            4. The BC4 setting is activated by MR0[1:0] = 01 and A12 = 0 during the WRITE command at T0 and T4.
                                                                                                                                            5. If set via MRS (fixed) tWR and tWTR would start T11 (2 cycles earlier).
   PDF: 09005aef8417277b                                                                            Figure 86: Nonconsecutive WRITE to WRITE
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                  T0         T1        T2   T3           T4         T5          T6         T7         T8           T9            T10      T11      T12        T13          T14         T15          T16                   T17
                                                                                                                                                                                                                                                                                                                        NOP
                                                                                                    CK#
                                                                                                                                                                                                                                                                                                                       Don't Care
                                                                                                    CK

                                                                                                    Command       WRITE      NOP       NOP  NOP  NOP                WRITE       NOP        NOP        NOP          NOP           NOP      NOP      NOP        NOP          NOP         NOP          NOP

                                                                                                    Address       Valid                                             Valid

                                                                                                                                                                                                      WL = CWL + AL = 7

                                                                                                                                            WL = CWL + AL = 7

                                                                                                    DQS, DQS#                                                                              DI DI      DI       DI  DI    DI      DI   DI           DI     DI  DI   DI       DI DI      DI   DI
                                                                                                              DQ                                                                           n n+1 n+2 n+3 n+4 n+5 n+6 n+7                           b b+1 b+2 b+3 b+4 b+5 b+6 b+7
                                                                                                             DM

                                                                                                                                                                                                                                                                                            Transitioning Data

                                                                                                                                  Notes:    1. DI n (or b) = data-in for column n (or column b).
                                                                                                                                            2. Seven subsequent elements of data-in are applied in the programmed order following DO n.
                                                                                                                                            3. Each WRITE command may be to any bank.
                                                                                                                                            4. Shown for WL = 7 (CWL = 7, AL = 0).

                                                                                                    Figure 87: WRITE (BL8) to READ (BL8)

                                                                                                                         T0       T1        T2                 T3          T4              T5              T6                T7           T8            T9             T10             T11                      Ta0

173                                                                                                 CK#

                                                                                                    CK

                                                                                                    Command1      WRITE           NOP       NOP                NOP         NOP             NOP             NOP           NOP              NOP           NOP            NOP             NOP                      READ

                                                                                                                                                                                                                                                                                tWTR2

   Micron Technology, Inc. reserves the right to change products or specifications without notice.  Address3          Valid                                                                                                                                                                                     Valid
2009 Micron Technology, Inc. All rights reserved.
                                                                                                                                                                                    tWPRE                                                          tWPST                                                                              4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                                                                                                                   WRITE Operation
                                                                                                    DQS, DQS#                                                                              DI     DI       DI      DI        DI       DI  DI   DI
                                                                                                            DQ4                                                                            n    n+1 n+2 n+3 n+4 n+5 n+6 n+7

                                                                                                                                                 WL = 5

                                                                                                                                                                                                                                                          Indicates break       Transitioning Data              Don't Care
                                                                                                                                                                                                                                                          in time scale

                                                                                                                                  Notes:    1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                            2. tWTR controls the WRITE-to-READ delay to the same device and starts with the first rising clock edge after the last

                                                                                                                                                write data shown at T9.
                                                                                                                                            3. The BL8 setting is activated by either MR0[1:0] = 00 or MR0[1:0] = 01 and MR0[12] = 1 during the WRITE command

                                                                                                                                                at T0. The READ command at Ta0 can be either BC4 or BL8, depending on MR0[1:0] and the A12 status at Ta0.
                                                                                                                                            4. DI n = data-in for column n.
                                                                                                                                            5. RL = 5 (AL = 0, CL = 5), WL = 5 (AL = 0, CWL = 5).
   PDF: 09005aef8417277b                                                                            Figure 88: WRITE to READ (BC4 Mode Register Setting)
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                    T0     T1      T2           T3   T4          T5       T6              T7  T8                      T9           Ta0
                                                                                                                   WRITE
                                                                                                             CK#    Valid  NOP     NOP          NOP  NOP         NOP      NOP      NOP        NOP                     NOP          READ
                                                                                                               CK
                                                                                                                                                                                                               tWTR2
                                                                                                    Command1
                                                                                                                                                                                                                                   Valid
                                                                                                       Address3
                                                                                                                                                          tWPRE                    tWPST
                                                                                                    DQS, DQS#
                                                                                                             DQ4                                                 DI   DI  DI   DI
                                                                                                                                                                 n    n+1 n+2 n+3

                                                                                                                                        WL = 5

                                                                                                                                                                                              Indicates break  Transitioning Data  Don't Care
                                                                                                                                                                                              in time scale

                                                                                                                           Notes:  1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                   2. tWTR controls the WRITE-to-READ delay to the same device and starts with the first rising clock edge after the last
174
                                                                                                                                       write data shown at T7.
   Micron Technology, Inc. reserves the right to change products or specifications without notice.                                 3. The fixed BC4 setting is activated by MR0[1:0] = 10 during the WRITE command at T0 and the READ command at
2009 Micron Technology, Inc. All rights reserved.
                                                                                                                                       Ta0.
                                                                                                                                   4. DI n = data-in for column n.
                                                                                                                                   5. BC4 (fixed), WL = 5 (AL = 0, CWL = 5), RL = 5 (AL = 0, CL = 5).

                                                                                                                                                                                                                                                              4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                                           WRITE Operation
   PDF: 09005aef8417277b                                                                            Figure 89: WRITE (BC4 OTF) to READ (BC4 OTF)
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                                    T0   T1      T2           T3   T4          T5       T6              T7       T8   T9   T10              T11                 Tn
                                                                                                                  WRITE
                                                                                                             CK#         NOP     NOP          NOP  NOP         NOP      NOP      NOP             NOP  NOP  NOP              NOP                 READ
                                                                                                              CK

                                                                                                    Command1

                                                                                                                                                                                 tBL = 4 clocks                 tWTR2

                                                                                                    Address3      Valid                                                                                                                         Valid

                                                                                                                                                        tWPRE                    tWPST

                                                                                                    DQS, DQS#                                                  DI   DI  DI   DI
                                                                                                            DQ4                                                n    n+1 n+2 n+3

                                                                                                                                      WL = 5                                                                                                         RL = 5
                                                                                                                                                                                                                                                    Don't Care
                                                                                                                                                                                                           Indicates break  Transitioning Data
                                                                                                                                                                                                           in time scale

                                                                                                                         Notes:  1. NOP commands are shown for ease of illustration; other commands may be valid at these times.
                                                                                                                                 2. tWTR controls the WRITE-to-READ delay to the same device and starts after tBL.
175                                                                                                                              3. The BC4 OTF setting is activated by MR0[1:0] = 01 and A12 = 0 during the WRITE command at T0 and the READ

                                                                                                                                     command at Tn.
                                                                                                                                 4. DI n = data-in for column n.
                                                                                                                                 5. BC4, RL = 5 (AL = 0, CL = 5), WL = 5 (AL = 0, CWL = 5).

   Micron Technology, Inc. reserves the right to change products or specifications without notice.                                                                                                                                                                 4Gb: x4, x8, x16 DDR3 SDRAM
2009 Micron Technology, Inc. All rights reserved.                                                                                                                                                                                                              WRITE Operation
                                                                                          4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                              WRITE Operation

Figure 90: WRITE (BL8) to PRECHARGE

                      T0   T1        T2      T3   T4        T5   T6        T7   T8        T9   T10        T11             T12  Ta0            Ta1
         CK#
          CK               NOP       NOP     NOP  NOP       NOP  NOP  NOP       NOP       NOP  NOP        NOP             NOP  NOP            PRE
Command WRITE
    Address Valid                            WL = AL + CWL                                                                                                 Valid
                                                                                                                          tWR
DQS, DQS#
    DQ BL8                                                                 DI DI DI DI DI DI DI DI
                                                                           n n+1 n+2 n+3 n+4 n+5 n+6 n+7

                                                                                                    Indicates break       Transitioning Data  Don't Care
                                                                                                    in time scale

                                     Notes:  1. DI n = data-in from column n.
                                             2. Seven subsequent elements of data-in are applied in the programmed order following

                                                 DO n.
                                             3. Shown for WL = 7 (AL = 0, CWL = 7).

Figure 91: WRITE (BC4 Mode Register Setting) to PRECHARGE

                       T0  T1        T2      T3   T4        T5   T6        T7   T8        T9   T10        T11             T12  Ta0            Ta1
         CK#
                           NOP       NOP     NOP  NOP       NOP  NOP       NOP  NOP       NOP  NOP        NOP             NOP  NOP            PRE
           CK
Command WRITE                                                                                                                                Valid

    Address Valid                            WL = AL + CWL                                                           tWR

DQS, DQS#                                                                  DI DI DI DI
    DQ BC4                                                                 n n+1 n+2 n+3

                                                                                                    Indicates break       Transitioning Data  Don't Care
                                                                                                    in time scale

                                     Notes:  1. NOP commands are shown for ease of illustration; other commands may be valid at
                                                 these times.

                                             2. The write recovery time (tWR) is referenced from the first rising clock edge after the last
                                                 write data is shown at T7. tWR specifies the last burst WRITE cycle until the PRECHARGE
                                                 command can be issued to the same bank.

                                             3. The fixed BC4 setting is activated by MR0[1:0] = 10 during the WRITE command at T0.

                                             4. DI n = data-in for column n.

                                             5. BC4 (fixed), WL = 5, RL = 5.

PDF: 09005aef8417277b                                                 176       Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                         4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                             WRITE Operation

Figure 92: WRITE (BC4 OTF) to PRECHARGE

             T0                      T1      T2           T3   T4          T5       T6              T7  T8               T9                        Tn

CK#

CK

Command1     WRITE  NOP                      NOP          NOP  NOP         NOP      NOP      NOP        NOP              NOP                       PRE

                                                                                                                                             tWR2

Address3     Bank,                                                                                                                                 Valid
             Col n

                                                                    tWPRE                    tWPST

DQS, DQS#                                                                  DI   DI  DI   DI
        DQ4                                                                n    n+1 n+2 n+3

                                                  WL = 5

                                                                                                        Indicates break  Transitioning Data        Don't Care
                                                                                                        in time scale

                                     Notes:  1. NOP commands are shown for ease of illustration; other commands may be valid at
                                                 these times.

                                             2. The write recovery time (tWR) is referenced from the rising clock edge at T9. tWR speci-
                                                 fies the last burst WRITE cycle until the PRECHARGE command can be issued to the same
                                                 bank.

                                             3. The BC4 setting is activated by MR0[1:0] = 01 and A12 = 0 during the WRITE command
                                                 at T0.

                                             4. DI n = data-in for column n.

                                             5. BC4 (OTF), WL = 5, RL = 5.

DQ Input Timing

                                             Figure 83 (page 171) shows the strobe-to-clock timing during a WRITE burst. DQS,
                                             DQS# must transition within 0.25tCK of the clock transitions, as limited by tDQSS. All
                                             data and data mask setup and hold timings are measured relative to the DQS, DQS#
                                             crossing, not the clock crossing.

                                             The WRITE preamble and postamble are also shown in Figure 83 (page 171). One clock
                                             prior to data input to the DRAM, DQS must be HIGH and DQS# must be LOW. Then for
                                             a half clock, DQS is driven LOW (DQS# is driven HIGH) during the WRITE preamble,
                                             tWPRE. Likewise, DQS must be kept LOW by the controller after the last data is written
                                             to the DRAM during the WRITE postamble, tWPST.

                                             Data setup and hold times are also shown in Figure 83 (page 171). All setup and hold
                                             times are measured from the crossing points of DQS and DQS#. These setup and hold
                                             values pertain to data input and data mask input.

                                             Additionally, the half period of the data input strobe is specified by tDQSH and tDQSL.

PDF: 09005aef8417277b                                               177         Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                           2009 Micron Technology, Inc. All rights reserved.
                                                                                                4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                    WRITE Operation

Figure 93: Data Input Timing                                         tWPRE     tDQSH tDQSL      tWPST

                                                      DQS, DQS#             DI
                                                                            b
                                                                 DQ
                                                                DM

                                                                                 tDStDH tDStDH

                                                                                                Transitioning Data  Don't Care

PDF: 09005aef8417277b                                                       178  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                               PRECHARGE Operation

PRECHARGE Operation

                                    Input A10 determines whether one bank or all banks are to be precharged and, in the
                                    case where only one bank is to be precharged, inputs BA[2:0] select the bank.

                                    When all banks are to be precharged, inputs BA[2:0] are treated as "Don't Care." After a
                                    bank is precharged, it is in the idle state and must be activated prior to any READ or
                                    WRITE commands being issued.

SELF REFRESH Operation

                                    The SELF REFRESH operation is initiated like a REFRESH command except CKE is LOW.
                                    The DLL is automatically disabled upon entering SELF REFRESH and is automatically
                                    enabled and reset upon exiting SELF REFRESH.

                                    All power supply inputs (including VREFCA and VREFDQ) must be maintained at valid lev-
                                    els upon entry/exit and during self refresh mode operation. VREFDQ may float or not
                                    drive VDDQ/2 while in self refresh mode under certain conditions:

                                     VSS < VREFDQ < VDD is maintained.
                                     VREFDQ is valid and stable prior to CKE going back HIGH.
                                     The first WRITE operation may not occur earlier than 512 clocks after V REFDQ is valid.
                                     All other self refresh mode exit timing requirements are met.

                                    The DRAM must be idle with all banks in the precharge state (tRP is satisfied and no
                                    bursts are in progress) before a self refresh entry command can be issued. ODT must
                                    also be turned off before self refresh entry by registering the ODT ball LOW prior to the
                                    self refresh entry command (see On-Die Termination (ODT) (page 192) for timing re-
                                    quirements). If RTT,nom and RTT(WR) are disabled in the mode registers, ODT can be a
                                    "Don't Care." After the self refresh entry command is registered, CKE must be held LOW
                                    to keep the DRAM in self refresh mode.

                                    After the DRAM has entered self refresh mode, all external control signals, except CKE
                                    and RESET#, are "Don't Care." The DRAM initiates a minimum of one REFRESH com-
                                    mand internally within the tCKE period when it enters self refresh mode.

                                    The requirements for entering and exiting self refresh mode depend on the state of the
                                    clock during self refresh mode. First and foremost, the clock must be stable (meeting
                                    tCK specifications) when self refresh mode is entered. If the clock remains stable and
                                    the frequency is not altered while in self refresh mode, then the DRAM is allowed to exit
                                    self refresh mode after tCKESR is satisfied (CKE is allowed to transition HIGH tCKESR
                                    later than when CKE was registered LOW). Since the clock remains stable in self refresh
                                    mode (no frequency change), tCKSRE and tCKSRX are not required. However, if the
                                    clock is altered during self refresh mode (if it is turned-off or its frequency changes),
                                    then tCKSRE and tCKSRX must be satisfied. When entering self refresh mode, tCKSRE
                                    must be satisfied prior to altering the clock's frequency. Prior to exiting self refresh
                                    mode, tCKSRX must be satisfied prior to registering CKE HIGH.

                                    When CKE is HIGH during self refresh exit, NOP or DES must be issued for tXS time. tXS
                                    is required for the completion of any internal refresh already in progress and must be
                                    satisfied before a valid command not requiring a locked DLL can be issued to the de-
                                    vice. tXS is also the earliest time self refresh re-entry may occur. Before a command re-
                                    quiring a locked DLL can be applied, a ZQCL command must be issued, tZQOPER tim-
                                    ing must be met, and tXSDLL must be satisfied. ODT must be off during tXSDLL.

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                                                                                                        SELF REFRESH Operation

Figure 94: Self Refresh Entry/Exit Timing

                   T0                T1              T2       Ta0                 Tb0  Tc0           Tc1                 Td0        Te0              Tf0
CK#                                                                                                                     NOP5

CK

                                                     tCKSRE1                           tCKSRX1

                       tIS               tCPDED                                        tIH      tIS

CKE                                                                                                                                 Valid            Valid

                                                                   tCKESR (MIN)1

                       tIS

      ODT2                                                                                                                                           Valid

  RESET#2   ODTL       SRE (REF)3                    NOP4                                       SRX (NOP)                           Valid6           Valid7
Command      NOP

Address                                                                                                                             Valid            Valid
                                                                                                                                                     Don't Care
                       tRP8                                                                                             tXS6, 9
                                                                                                                        tXSDLL7, 9
                            Enter self refresh mode
                                   (synchronous)

                                                                                                Exit self refresh mode
                                                                                                    (asynchronous)

                                                                                                                                    Indicates break
                                                                                                                                    in time scale

                                     Notes:          1. The clock must be valid and stable, meeting tCK specifications at least tCKSRE after en-
                                                         tering self refresh mode, and at least tCKSRX prior to exiting self refresh mode, if the
                                                         clock is stopped or altered between states Ta0 and Tb0. If the clock remains valid and
                                                         unchanged from entry and during self refresh mode, then tCKSRE and tCKSRX do not
                                                         apply; however, tCKESR must be satisfied prior to exiting at SRX.

                                                     2. ODT must be disabled and RTT off prior to entering self refresh at state T1. If both