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MCM6226BBXJ20R2

器件型号:MCM6226BBXJ20R2
厂商名称:Motorola ( NXP )
厂商官网:https://www.nxp.com
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器件描述

128K x 8 Bit Static Random Access Memory

MCM6226BBXJ20R2器件文档内容

MOTOROLA                                                                                                   Order this document
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SEMICONDUCTOR TECHNICAL DATA
                                                                                      MCM6226BB
128K x 8 Bit Static Random
Access Memory                                                                                   XJ PACKAGE
                                                                                                400 MIL SOJ
   The MCM6226BB is a 1,048,576 bit static random access memory organized                      CASE 857A02
as 131,072 words of 8 bits. Static design eliminates the need for external clocks
or timing strobes while CMOS circuitry reduces power consumption and provides                  EJ PACKAGE
for greater reliability.                                                                       300 MIL SOJ
                                                                                               CASE 85702
   The MCM6226BB is equipped with both chip enable (E1 and E2) and output
enable (G) pins, allowing for greater system flexibility and eliminating bus conten-  PIN ASSIGNMENT
tion problems.
                                                                                       NC 1    32 VCC
   The MCM6226BB is available in 300 mil and 400 mil, 32 lead surfacemount              A2    31 A
SOJ packages.                                                                            A3    30 E2
                                                                                          A4   29 W
Single 5 V 10% Power Supply                                                          A5    28 A
Fast Access Times: 15/17/20/25/35 ns                                                   A6    27 A
Equal Address and Chip Enable Access Times                                             A7    26 A
All Inputs and Outputs are TTL Compatible                                              A8    25 A
Three State Outputs                                                                    A9    24 G
Low Power Operation: 190/180/165/150/130 mA Maximum, Active AC                         A 10  23 A
                                                                                         A 11  22 E1
                                       BLOCK DIAGRAM                                     A 12  21 DQ
                                                                                               20 DQ
    A                                                                                  DQ 13   19 DQ
                                                                                       DQ 14   18 DQ
    A                                                                                  DQ 15   17 DQ
    A                                                                                 VSS 16

    A                                 MEMORY MATRIX
                                        512 ROWS x
    A      ROW
        DECODER                        2048 COLUMNS

    A

    A

    A

    A

    DQ  INPUT                         COLUMN I/O

        DATA                                                                                         PIN NAMES

    DQ  CONTROL                       COLUMN DECODER                                  A . . . . . . . . . . . . . . . . . . . . Address Inputs
                                                                                      W . . . . . . . . . . . . . . . . . . . . . Write Enable
E1                                                                                    G . . . . . . . . . . . . . . . . . . . Output Enable
                                                                                      E1, E2 . . . . . . . . . . . . . . . . Chip Enables
E2                                    A A A AA AA A                                   DQ . . . . . . . . . . . . . Data Inputs/Outputs
                                                                                      NC . . . . . . . . . . . . . . . . . . No Connection
W                                                                                     VCC . . . . . . . . . . . . . + 5 V Power Supply
G                                                                                     VSS . . . . . . . . . . . . . . . . . . . . . . . . Ground

REV 2                                                                                         MCM6226BB
10/31/96                                                                                                      1

M OMoTtoOroRla,OInLc.A19F96AST SRAM
TRUTH TABLE

E1 E2 G W                            Mode           I/O Pin  Cycle          Current
                                                    HighZ     --          ISB1, ISB2
H  X       X              X  Not Selected           HighZ     --          ISB1, ISB2
                                                    HighZ     --
X  L       X              X  Not Selected                                     ICCA
                                                     Dout    Read             ICCA
L  H       H              H Output Disabled           Din    Write            ICCA

L  H       L              H          Read

L  H       X              L          Write

H = High, L = Low, X = Don't Care

ABSOLUTE MAXIMUM RATINGS (See Note)

           Rating                           Symbol           Value          Unit           This device contains circuitry to protect the
                                                                                        inputs against damage due to high static volt-
Power Supply Voltage Relative to VSS        VCC               0.5 to 7.0       V       ages or electric fields; however, it is advised
                                                                                        that normal precautions be taken to avoid
Voltage Relative to VSS for Any Pin         Vin, Vout 0.5 to VCC + 0.5 V              application of any voltage higher than maxi-
Except VCC                                                                             mum rated voltages to these highimpedance
                                                                                        circuits.
Output Current (per I/O)                     Iout             20           mA
                                                                                           This CMOS memory circuit has been de-
Power Dissipation                            PD              1.0                W       signed to meet the dc and ac specifications
                                                                                        shown in the tables, after thermal equilibrium
Temperature Under Bias                      Tbias             10 to + 85   C          has been established. The circuit is in a test
                                                                                        socket or mounted on a printed circuit board
Operating Temperature                        TA              0 to + 70      C          and transverse air flow of at least 500 linear feet
                                                                                        per minute is maintained.
Storage Temperature                         Tstg             55 to + 150  C

NOTE: Permanent device damage may occur if ABSOLUTE MAXIMUM RATINGS are
         exceeded. Functional operation should be restricted to RECOMMENDED OPER-
         ATING CONDITIONS. Exposure to higher than recommended voltages for
         extended periods of time could affect device reliability.

                             DC OPERATING CONDITIONS AND CHARACTERISTICS
                               (VCC = 5.0 V 10%, TA = 0 to 70C, Unless Otherwise Noted)

RECOMMENDED OPERATING CONDITIONS                                                        Symbol     Min    Max  Unit
                                                      Parameter                           VCC      4.5
                                                                                          VIH      2.2    5.5  V
Supply Voltage (Operating Voltage Range)                                                  VIL    0.5*
                                                                                                          VCC + 0.3** V
Input High Voltage
                                                                                                          0.8  V
Input Low Voltage
  * VIL (min) = 0.5 V dc; VIL (min) = 2.0 V ac (pulse width  20 ns).
** VIH (max) = VCC + 0.3 V dc; VIH (max) = VCC + 2 V ac (pulse width  20 ns).

DC CHARACTERISTICS AND SUPPLY CURRENTS

                                      Parameter                                         Symbol    Min     Max  Unit
                                                                                         Ilkg(I)
Input Leakage Current (All Inputs, Vin = 0 to VCC)                                      Ilkg(O)   --      1   A
                                                                                         ICCA
Output Leakage Current (E* = VIH, Vout = 0 to VCC)                                                --      1   A
                                                                                          ISB1
AC Active Supply Current (Iout = 0 mA, all inputs =    MCM6226BB15: tAVAV = 15 ns                --      195  mA
VIL or VIH, VIL = 0, VIH  3 V, cycle time  tAVAV min,  MCM6226BB17: tAVAV = 17 ns        ISB2
VCC = max)                                             MCM6226BB20: tAVAV = 20 ns        VOL     --      180
                                                       MCM6226BB25: tAVAV = 25 ns        VOH
                                                       MCM6226BB35: tAVAV = 35 ns                --      165

                                                                                                  --      150

                                                                                                  --      130

AC Standby Current (VCC = max, E* = VIH, f = fmax)     MCM6226BB15: tAVAV = 15 ns                --      45   mA
                                                       MCM6226BB17: tAVAV = 17 ns
                                                       MCM6226BB20: tAVAV = 20 ns                --      40
                                                       MCM6226BB25: tAVAV = 25 ns
                                                       MCM6226BB35: tAVAV = 35 ns                --      35

                                                                                                  --      30

                                                                                                  --      25

CMOS Standby Current (E*  VCC 0.2 V, Vin  VSS + 0.2 V                                           --      5    mA
or  VCC 0.2 V, VCC = max, f = 0 MHz)

Output Low Voltage (IOL = + 8.0 mA)                                                               --      0.4  V
Output High Voltage (IOH = 4.0 mA)
                                                                                                  2.4     --   V
*E1 and E2 are represented by E in this data sheet. E2 is of opposite polarity to E1.

MCM6226BB                                                                                         MOTOROLA FAST SRAM
2
CAPACITANCE (f = 1.0 MHz, dV = 3.0 V, TA = 25C, Periodically Sampled Rather Than 100% Tested)

                                    Characteristic                                                                     Symbol Typ         Max Unit

Input Capacitance                                                 All Inputs Except Clocks and DQs                        Cin       4     6   pF

                                                                                                          E1, E2, G, and W Cck      5     8

I/O Capacitance                                                                                                    DQ CI/O          5     8   pF

                             AC OPERATING CONDITIONS AND CHARACTERISTICS
                              (VCC = 5.0 V 10%, TA = 0 to + 70C, Unless Otherwise Noted)

Input Pulse Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0 to 3.0 V        Output Timing Measurement Reference Level . . . . . . . . . . . . . 1.5 V
Input Rise/Fall Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 ns      Output Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . See Figure 1a
Input Timing Measurement Reference Level . . . . . . . . . . . . . . . 1.5 V

READ CYCLE TIMING (See Notes 1, 2, and 3)

                                    6226BB15 6226BB17 6226BB20 6226BB25 6226BB35

        Parameter            Symbol Min Max Min Max Min Max Min Max Min Max Unit Notes

Read Cycle Time              tAVAV  15 -- 17 -- 20 -- 25 -- 35 --                                                                         ns  4

Address Access Time          tAVQV  -- 15 -- 17 -- 20 -- 25 -- 35                                                                         ns

Enable Access Time           tELQV  -- 15 -- 17 -- 20 -- 25 -- 35                                                                         ns  5

Output Enable Access Time    tGLQV  --     6                      --                               7   --      7   --  8        --     8  ns

Output Hold from Address     tAXQX  3      --                     3                                --  3       --  3   --       3   --    ns
Change

Enable Low to Output Active  tELQX  5      --                     5                                --  5       --  5   --       5   --    ns 6, 7, 8

Output Enable Low to Output tGLQX   0      --                     0                                --  0       --  0   --       0   --    ns 6, 7, 8

Active

Enable High to Output HighZ tEHQZ  --     6                      --                               7   --      7   --  8        --     8  ns 6, 7, 8

Output Enable High to Output tGHQZ  --     6                      --                               7   --      7   --  8        --     8  ns 6, 7, 8

HighZ

NOTES:
   1. W is high for read cycle.
   2. Product sensitivities to noise require proper grounding and decoupling of power supplies as well as minimization or elimination of bus con-
      tention conditions during read and write cycles.
   3. E1 and E2 are represented by E in this data sheet. E2 is of opposite polarity to E1.
   4. All timings are referenced from the last valid address to the first transitioning address.
   5. Addresses valid prior to or coincident with E going low.
   6. At any given voltage and temperature, tEHQZ max is less than tELQX min, and tGHQZ max is less than tGLQX min, both for a given device
      and from device to device.
   7. Transition is measured 500 mV from steadystate voltage with load of Figure 1b.
   8. This parameter is sampled and not 100% tested.
   9. Device is continuously selected (E  VIL, G  VIL).

OUTPUT                                                                                             +5 V                               TIMING LIMITS
                                                                                                         480
                 Z0 = 50                             OUTPUT                                              5 pF             The table of timing values shows either a
                                     RL = 50                                                                           minimum or a maximum limit for each param-
                                                                                                                       eter. Input requirements are specified from
                                                            255                                                        the external system point of view. Thus, ad-
                             VL = 1.5 V                                                                                dress setup time is shown as a minimum
                                                                                                                       since the system must supply at least that
                   (a)                                                (b)                                              much time. On the other hand, responses
                                                                                                                       from the memory are specified from the de-
                                                                                                                       vice point of view. Thus, the access time is
                                                                                                                       shown as a maximum since the device never
                                                                                                                       provides data later than that time.

                                           Figure 1. AC Test Loads

MOTOROLA FAST SRAM                                                                                                                        MCM6226BB
                                                                                                                                                          3
A (ADDRESS)                              READ CYCLE 1 (See Notes 1, 2, 3, and 9)             DATA VALID
Q (DATA OUT)                                                          tAVAV
                                                                                                           tEHQZ
                                               tAXQX                                                   tGHQZ
                                  PREVIOUS DATA VALID                                DATA VALID

                                                             tAVQV                                        tEHICCL

                                           READ CYCLE 2 (See Notes 3 and 5)
                                                                              tAVAV

        A (ADDRESS)                                    tELQV
    E (CHIP ENABLE)                        tELQX
G (OUTPUT ENABLE)

                                                  tGLQV

                                           tGLQX

Q (DATA OUT)              HIGHZ

                                           tAVQV

                                  tELICCH

                    ICC
SUPPLY CURRENT

                     ISB

MCM6226BB                                                                            MOTOROLA FAST SRAM
4
WRITE CYCLE 1 (W Controlled, See Notes 1, 2, 3, and 4)

                                     6226BB15 6226BB17 6226BB20 6226BB25 6226BB35

Parameter                    Symbol Min Max Min Max Min Max Min Max Min Max Unit Notes

Write Cycle Time             tAVAV                15 -- 17 -- 20 -- 25 -- 35 --                                ns        5

Address Setup Time           tAVWL                0   --  0      --     0   --  0                  --  0   --  ns

Address Valid to End of Write tAVWH               12 -- 14 -- 15 -- 17 -- 20 --                                ns

Write Pulse Width            tWLWH, 12 -- 14 -- 15 -- 17 -- 20 --                                              ns

                             tWLEH

Data Valid to End of Write   tDVWH                7   --  8      --     9   -- 10 -- 11 --                     ns

Data Hold TIme               tWHDX                0   --  0      --     0   --  0                  --  0   --  ns

Write Low to Data HighZ     tWLQZ                --  6   --     7      --  7   --                 8   --  8   ns 6, 7, 8

Write High to Output Active  tWHQX                5   --  5      --     5   --  5                  --  5   --  ns 6, 7, 8

Write Recovery Time          tWHAX                0   --  0      --     0   --  0                  --  0   --  ns

NOTES:
   1. A write occurs during the overlap of E low and W low.
   2. Product sensitivities to noise require proper grounding and decoupling of power supplies as well as minimization or elimination of bus con-
      tention conditions during read and write cycles.
   3. E1 and E2 are represented by E in this data sheet. E2 is of opposite polarity to E1.
   4. If G goes low coincident with or after W goes low, the output will remain in a highimpedance state.
   5. All timings are referenced from the last valid address to the first transitioning address.
   6. Transition is measured 500 mV from steadystate voltage with load of Figure 1b.
   7. This parameter is sampled and not 100% tested.
   8. At any given voltage and temperature, tWLQZ max is less than tWHQX min both for a given device and from device to device.

                             WRITE CYCLE 1 (W Controlled See Notes 1, 2, 3, and 4)
                                                                       tAVAV

       A (ADDRESS)                                               tAVWH                                     tWHAX
  E (CHIP ENABLE)
W (WRITE ENABLE)                           tAVWL          tWLQZ         tWLWH                                tWHDX
                             HIGHZ                                         tWLEH                                 tWHQX
         D (DATA IN)
      Q (DATA OUT)                                                                tDVWH
                                                                                       DATA VALID

                                                                                         HIGHZ

MOTOROLA FAST SRAM                                                                                             MCM6226BB
                                                                                                                               5
WRITE CYCLE 2 (E Controlled, See Notes 1, 2, 3, and 4)

                                     6226BB15 6226BB17 6226BB20 6226BB25 6226BB35

        Parameter           Symbol Min Max Min Max Min Max Min Max Min Max Unit Notes

Write Cycle Time            tAVAV    15 -- 17 -- 20 -- 25 -- 35 --                                                     ns           5

Address Setup Time          tAVEL    0             --     0      --      0  --                 0      --    0  --      ns

Address Valid to End of Write tAVEH  12 -- 14 -- 15 -- 17 -- 20 --                                                     ns

Enable to End of Write      tELEH, 12 -- 14 -- 15 -- 17 -- 20 --                                                       ns           6, 7

                            tELWH

Write Pulse Width           tWLEH    12 -- 14 -- 15 -- 17 -- 20 --                                                     ns

Data Valid to End of Write  tDVEH    7             --     8      --      9  -- 10 -- 11 --                             ns

Data Hold Time              tEHDX    0             --     0      --      0  --                 0      --    0  --      ns

Write Recovery Time         tEHAX    0             --     0      --      0  --                 0      --    0  --      ns

NOTES:

1. A write occurs during the overlap of E low and W low.

2. Product sensitivities to noise require proper grounding and decoupling of power supplies as well as minimization or elimination of bus con-

tention conditions during read and write cycles.

3. E1 and E2 are represented by E in this data sheet. E2 is of opposite polarity to E1.

4. If G goes low coincident with or after W goes low, the output will remain in a highimpedance state.

5. All timings are referenced from the last valid address to the first transitioning address.

6. If E goes low coincident with or after W goes low, the output will remain in a highimpedance state.

7. If E goes high coincident with or before W goes high, the output will remain in a highimpedance state.

                            WRITE CYCLE 2 (E Controlled See Notes 1, 2, 3, and 4)
                                                                                tAVAV

       A (ADDRESS)                                                   tAVEH
  E (CHIP ENABLE)
W (WRITE ENABLE)                                                                               tELEH

         D (DATA IN)                                      tAVEL                                tELWH                         tEHAX
      Q (DATA OUT)                                                                                                     tEHDX
                                                                            tWLEH

                                                                                                  tDVEH
                                                                                                  DATA VALID

                                                                 HIGHZ

Motorola Memory Prefix                    ORDERING INFORMATION
Part Number                                  (Order by Full Part Number)

                            MCM 6226BB XX XX XX

                                                                                          Shipping Method (R2 = Tape and Reel, Blank = Rails)

                                                                                          Speed (15 = 15 ns, 17 = 17 ns, 20 = 20 ns, 25 = 25 ns,
                                                                                             35 = 35 ns)

                                                                                          Package (XJ = 400 mil SOJ, EJ = 300 mil SOJ)

        Full Part Numbers -- MCM6226BBXJ15         MCM6226BBXJ15R2       MCM6226BBEJ15                MCM6226BBEJ15R2
                                    MCM6226BBXJ17  MCM6226BBXJ17R2       MCM6226BBEJ17                MCM6226BBEJ17R2
                                    MCM6226BBXJ20  MCM6226BBXJ20R2       MCM6226BBEJ20                MCM6226BBEJ20R2
                                    MCM6226BBXJ25  MCM6226BBXJ25R2       MCM6226BBEJ25                MCM6226BBEJ25R2
                                    MCM6226BBXJ35  MCM6226BBXJ35R2       MCM6226BBEJ35                MCM6226BBEJ35R2

MCM6226BB                                                                                                   MOTOROLA FAST SRAM
6
                                  PACKAGE DIMENSIONS

                                         32 LEAD
                                      400 MIL SOJ
                                     CASE 857A02

32            17                          F 32 PL                     NOTES:
                                            0.17 (0.007) S T B S A S   1. DIMENSIONING AND TOLERANCING PER ANSI
                                                                            Y14.5M, 1982.
                                                                       2. CONTROLLING DIMENSION: INCH.

                                  N       DETAIL Z                    3. TO BE DETERMINED AT PLANE -T-.
                                                                      4. DIMENSION A & B DO NOT INCLUDE MOLD

1             16                          D 32 PL                         PROTRUSION. MOLD PROTRUSION SHALL NOT
                                                                          EXCEED 0.15 (0.006) PER SIDE.
                                                                      5. DIMENSION A & B INCLUDE MOLD MISMATCH AND

                                  0.17 (0.007) S T B S A S NOTE 3     ARE DETERMINED AT THE PARTING LINE.

    -A-                                   P                              MILLIMETERS  INCHES
           L                      0.17 (0.007) S T A S B S
          G                                                           DIM MIN MAX MIN MAX
                                                                       A 20.83 21.08 0.820 0.830

                                                                      B 10.03 10.29 0.395 0.405

                                                                      C 3.26 3.75 0.128 0.148

                                     -B-                              D 0.41 0.50 0.016 0.020

                                                                      E 2.24 2.48 0.088 0.098

                                                    EC                F 0.67 0.81 0.026 0.032

                    0.10 (0.004)                                      G  1.27 BSC     0.050 BSC

                    -T- SEATING                                       K 0.89 1.14 0.035 0.045

K   DETAIL Z               PLANE     R              S RADIUS          L  0.64 BSC     0.025 BSC

                                                                      N 0.76 1.14 0.030 0.045

                                  0.25 (0.010) S T A S B S NOTE 3     P 11.05 11.30 0.435 0.445
                                                                      R 9.27 9.52 0.365 0.375
                                                                      S 0.77 1.01 0.030 0.040

MOTOROLA FAST SRAM                                                                    MCM6226BB
                                                                                                      7
                                                                           32 LEAD
                                                                        300 MIL SOJ
                                                                        CASE 85702

                                                        F 32 PL                       NOTES:
                                                                                       1. DIMENSIONING AND TOLERANCING PER ANSI
                                                        0.17 (0.007) S A S                  Y14.5M, 1982.
                                                                                       2. CONTROLLING DIMENSION: INCH.
   32                17                 M               NOTE 4                         3. DATUM PLANE -X- LOCATED AT TOP OF MOLD
                                                                                            PARTING LINE AND COINCIDENT WITH TOP OF
   1                 16                                 D 32 PL             NOTE 5          LEAD, WHERE LEAD EXITS BODY.
                                                                                       4. TO BE DETERMINED AT PLANE -X-.
                                                        0.17 (0.007) S A S             5. TO BE DETERMINED AT PLANE -T-.
                                                                                       6. DIMENSION A & B DO NOT INCLUDE MOLD
                                                                                            PROTRUSION. MOLD PROTRUSION SHALL NOT
                                                                                            EXCEED 0.15 (0.006) PER SIDE.
                                                                                       7. 857-01 IS OBSOLETE, NEW STANDARD 857-02.

       A                                                        P                      MILLIMETERS  INCHES
                                                        0.17 (0.007) S B S
                L                                                                     DIM MIN MAX MIN MAX
               G                                                 -B-
                                                                                      A 20.83 21.08 0.820 0.830

                                                                                      B 7.50 7.74 0.295 0.305

                                      X NOTE 3                                      C 3.26 3.75 0.128 0.148

                                                                            EC        D 0.41 0.50 0.016 0.020

                                                                                      E 2.24 2.48 0.088 0.098

           DETAIL Z                       0.10 (0.004)                                F 0.67 0.81 0.026 0.032
                                      -T- SEATING
   K                                                              R         S RADIUS  G  1.27 BSC     0.050 BSC
                                             PLANE      0.25 (0.010) S  B S NOTE 5
                                                                                      K 0.89 1.14 0.035 0.045

                                                                                      L  0.64 BSC     0.025 BSC

                                                                                      N 0.76 1.14 0.030 0.045

                                                                                      P 8.38 8.64 0.330 0.340

                                                                                      R 6.60 6.86 0.260 0.270

                                                                                      S 0.77 1.01 0.030 0.040

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MCM6226BB                                                                                MOTOROLA MFACSMT62S26RBABM/D

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