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M470T2953CZ0-CD6

器件型号:M470T2953CZ0-CD6
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

DDR2 Unbuffered SODIMM

M470T2953CZ0-CD6器件文档内容

256MB, 512MB, 1GB Unbuffered SODIMMs  DDR2 SDRAM

DDR2 Unbuffered SODIMM

200pin Unbuffered SODIMM based on 512Mb C-die
                       64bit Non-ECC

                  Revision 1.1
                  March 2005

                                      Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                          DDR2 SDRAM

DDR2 Unbuffered SODIMM Ordering Information

Part Number                   Density Organization      Component Composition                 Number of  Height
                                                                                                 Rank
M470T3354CZ0-C(L)D6/E6/D5/CC 256MB  32Mx64              32Mx16(K4T51163QC-C(L)D6/E6/D5/CC)*4              30mm
                                                        32Mx16(K4T51163QC-C(L)D6/E6/D5/CC)*8         1    30mm
M470T6554CZ0-C(L)D6/E6/D5/CC 512MB  64Mx64              64Mx8(K4T51083QC-C(L)D6/E6/D5/CC)*16              30mm
                                                                                                     2
M470T2953CZ0-C(L)D6/E6/D5/CC  1GB   128Mx64
                                                                                                     2

Note: "Z" of Part number stand for Lead-free products.

Features

Performance range  D6(DDR2-667)   E6(DDR2-667)        D5(DDR2-533)  CC(DDR2-400)            Unit
                            400            400                 400           400              Mbps
     Speed@CL3              667            533                 533           400              Mbps
     Speed@CL4              667            667                 533             -              Mbps
     Speed@CL5             4-4-4          5-5-5               4-4-4         3-3-3
     CL-tRCD-tRP                                                                               CK

JEDEC standard 1.8V 0.1V Power Supply
VDDQ = 1.8V 0.1V
200 MHz fCK for 400Mb/sec/pin, 267MHz fCK for 533Mb/sec/pin, 333MHz fCK for 667Mb/sec/pin
4 independent internal banks
Posted CAS
Programmable CAS Latency: 3, 4, 5
Programmable Additive Latency: 0, 1 , 2 , 3 and 4
Write Latency(WL) = Read Latency(RL) -1
Burst Length: 4 , 8(Interleave/nibble sequential)
Programmable Sequential / Interleave Burst Mode
Bi-directional Differential Data-Strobe (Single-ended data-strobe is an optional feature)
Off-Chip Driver(OCD) Impedance Adjustment
On Die Termination with selectable values(50/75/150 ohms or disable)
PASR(Partial Array Self Refresh)
Average Refesh Period 7.8us at lower a TCASE 85C, 3.9us at 85C < TCASE < 95 C

   - support High Temperature Self-Refresh rate enable feature
Package: 60ball FBGA - 128Mx4/64Mx8 , 84ball FBGA 32Mx16

   - RoHS Compliant

Note: For detailed DDR2 SDRAM operation, please refer to Samsung's Device operation & Timing diagram.

Address Configuration

Organization        Row Address    Column Address      Bank Address  Auto Precharge
64Mx8(512Mb)              A0-A13            A0-A9           BA0-BA1            A10
based Module
32Mx16(512Mb)             A0-A12            A0-A9           BA0-BA1            A10
based Module

                                                                                              Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                                   DDR2 SDRAM

Pin Configurations (Front side/Back side)

Pin Front Pin Back Pin Front Pin Back Pin Front Pin Back Pin Front Pin                                                      Back
                                                                                                                            DQ46
1   VREF     2   VSS           51           DQS2      52  DM2  101    A1   102  A0   151 DQ42 152                           DQ47
                                                                                                                             VSS
3   VSS      4   DQ4           53           VSS       54  VSS  103    VDD  104  VDD  153 DQ43 154                           DQ52
                                                                                                                            DQ53
5   DQ0      6   DQ5           55           DQ18      56  DQ22 105 A10/AP 106   BA1  155  VSS                          156   VSS
                                                                                                                             CK1
7   DQ1      8   VSS           57           DQ19      58  DQ23 107    BA0  108  RAS  157 DQ48 158                            CK1
                                                                                                                             VSS
9   VSS      10  DM0           59           VSS       60  VSS  109    WE   110  S0   159 DQ49 160                           DM6
                 VSS                                                                                                         VSS
11 DQS0 12       DQ6           61           DQ24      62  DQ28 111    VDD  112  VDD  161  VSS                          162  DQ54
                                                                                                                            DQ55
13 DQS0 14                     63           DQ25      64  DQ29 113    CAS  114 ODT0 163 NC, TEST 164                         VSS
                                                                                                                            DQ60
15  VSS      16  DQ7           65           VSS       66  VSS  115 NC/S1 116    A13  165  VSS                          166  DQ61
                                                                                                                             VSS
17  DQ2      18  VSS           67           DM3       68 DQS3 117     VDD  118  VDD  167 DQS6 168                           DQS7
                                                                                                                            DQS7
19  DQ3      20  DQ12          69           NC        70 DQS3 119 NC/ODT1 120   NC   169 DQS6 170                            VSS
                                                                                                                            DQ62
21  VSS      22  DQ13          71           VSS       72  VSS  121    VSS  122  VSS  171  VSS                          172  DQ63
                                                                                                                             VSS
23  DQ8      24  VSS           73           DQ26      74  DQ30 123 DQ32 124 DQ36 173 DQ50 174                                SA0
                                                                                                                             SA1
25  DQ9      26  DM1           75           DQ27      76  DQ31 125 DQ33 126 DQ37 175 DQ51 176

27  VSS      28  VSS           77           VSS       78  VSS  127    VSS  128  VSS  177  VSS                          178

29 DQS1 30       CK0           79           CKE0      80 NC/CKE1 129 DQS4 130   DM4  179 DQ56 180

31 DQS1 32       CK0           81           VDD       82  VDD  131 DQS4 132     VSS  181 DQ57 182

33  VSS      34  VSS           83           NC        84  NC   133    VSS  134 DQ38 183   VSS                          184

35  DQ10     36  DQ14          85           BA2       86  NC   135 DQ34 136 DQ39 185 DM7 186

37  DQ11     38  DQ15          87           VDD       88  VDD  137 DQ35 138     VSS  187  VSS                          188

39  VSS      40  VSS           89           A12       90  A11  139    VSS  140 DQ44 189 DQ58 190

41  VSS      42  VSS           91           A9        92  A7   141 DQ40 142 DQ45 191 DQ59 192

43  DQ16     44  DQ20          93           A8        94  A6   143 DQ41 144     VSS  193  VSS                          194

45  DQ17     46  DQ21          95           VDD       96  VDD  145    VSS  146 DQS5 195   SDA                          196

47  VSS      48  VSS           97           A5        98  A4   147    DM5  148 DQS5 197   SCL                          198

49 DQS2 50       NC            99           A3    100     A2   149    VSS  150  VSS  199 VDDSPD 200

Note : NC = No Connect; NC, TEST(pin 163)is for bus analysis tool and is not connected on normal memory modules.

               SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice.

Pin Description

Pin Name                          Function                 Pin Name                        Function
CK0,CK1     Clock Inputs, positive line                        SDA   SPD Data Input/Output
CK0,CK1     Clock Inputs, negative line                              SPD address
CKE0,CKE1    Clock Enables                                   SA1,SA0  Data Input/Output
             Row Address Strobe                            DQ0~DQ63   Data Masks
     RAS     Column Address Strobe                         DM0~DM7    Data strobes
     CAS     Write Enable                                 DQS0~DQS7   Data strobes complement
     WE                                                   DQS0~DQS7   Logic Analyzer specific test pin (No connect on
                                                                      So-DIMM)
    S0,S1    Chip Selects                                      TEST   Core and I/O Power
                                                                      Ground
A0~A9, A11~A13 Address Inputs                                   VDD   Input/Output Reference
                                                                VSS   SPD Power
    A10/AP   Address Input/Autoprecharge                       VREF   Spare pins, No connect
                                                             VDDSPD
    BA0,BA1  SDRAM Bank Address                                 NC

ODT0,ODT1 On-die termination control

    SCL      Serial Presence Detect(SPD) Clock Input

                                                                                          Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                      DDR2 SDRAM

Input/Output Functional Description

Symbol        Type                               Function

CK0-CK1       Input   The system clock inputs. All address and command lines are sampled on the cross point of the rising edge
CK0-CK1               of CK and falling edge of CK . A Delay Locked Loop (DLL) circuit is driven from the clock input and output
                      timing for read operations is synchronized to the input clock.

CKE0-CKE1     Input   Activates the DDR2 SDRAM CK signal when high and deactivates the CK signal when low, By deactivat-
                      ing the clocks, CKE low initiates the Power Down mode or the Self Refesh mode.

S0-S1         Input   Enables the associated DDR2 SDRAM command decoder when low and disables the command decoder
                      when high. When the command decoder is disabled, new commands are ignored but previous operations
                      continue. Rank 0 is selected by S0, Rank 1 is selected by S1. Ranks are also called "Physical banks".

RAS, CAS, WE  Input   When sampled at the cross point of the rising edge of CK and falling edge of CK, CAS, RAS, and WE
                      define the operation to be executed by the SDRAM.

BA0~BA1       Input Selects which DDR2 SDRAM internal bank is activated.

ODT0~ODT1     Input   Asserts on-die termination for DQ, DM, DQS, and DQS signals if enabled via the DDR2 SDRAM Extended
                      Mode Register Set (EMRS).

A0~A9,       Input   During a Bank Activate command cycle, defines the row address when sampled at the cross point of the
A10/AP,               rising edge of CK and falling edge of CK. During a Read or Write command cycle, defines the column
A11~A13               address when sampled at the cross point of the rising edge of CK and falling edge of CK. In addition to the
                      column address, AP is used to invoke autoprecharge operation at the end of the burst read or write cycle.
                      If AP is high, autoprecharge is selected and BA0-BAn defines the bank to be precharged. If AP is low,
                      autoprecharge is disabled. During a Precharge command cycle, AP is used in conjunction with BA0-BAn
                      to control which bank(s) to precharge. If AP is high, all banks will be pecharged regardiess of the state of
                      BA0-BAn inputs. If AP is low, then BA0-BAn are used to define which bank to precharge.

DQ0~DQ63      In/Out Data Input/Output pins.

DM0~DM7       Input   The data write masks, associated with one data byte. In Write mode, DM operates as a byte
                      mask by allowing input data to be written if it is low but blocks the write operation if it is high. In
                      Read mode, DM lines have no effect.

DQS0~DQS7     In/Out  The data strobes, associated with one data byte, sourced with data transfers. In Write mode,
DQS0~DQS7             the data strobe is sourced by the controller and is centered in the data window. In Read mode,
                      the data strobe is sourced by the DDR2 SDRAMs and is sent at the leading edge of the data
                      window. DQS signals are complements, and timing is relative to the crosspoint of respective
                      DQS and DQS If the module is to be operated in single ended strobe mode, all DQS signals
                      must be tied on the system board to VSS and DDR2 SDRAM mode registers programmed appropriately.

VDD,VDD       Supply Power supplies for core, I/O, Serial Presence Detect, and ground for the module.
SPD,VSS                   This is a bidirectional pin used to transfer data into or out of the SPD EEPROM. A resistor must be con-

   SDA        In/Out nected to VDD to act as a pull up.

SCL                   This signal is used to clock data into and out of the SPD EEPROM. A resistor may be connected from SCL
              Input to VDD to act as a pull up.

SA0~SA1       Input Address pins used to select the Serial Presence Detect base address.

TEST          In/Out  The TEST pin is reserved for bus analysis tools and is not connected on normal memory modules(SO-
                      DIMMs).

                                                                                          Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                       DDR2 SDRAM

Functional Block Diagram: 512MB, 64Mx64 Module(Populated as 2 rank of x16 DDR2 SDRAMs)

                                 M470T6554CZ0

      3 + 5%

ODT1
ODT0
CKE1
CKE0
S1
S0

DQS0               LDQS CS C O   LDQS CS C O               DQS4           LDQS CS C O                      LDQS CS C O
DQS0                                                       DQS4
DM0                LDQS      KD  LDQS             KD       DM4            LDQS         KD                  LDQS      KD

DQS1               LDM       ET  LDM              ET       DQS5           LDM          ET                  LDM       ET
DQS1                                                       DQS5
DM1   DQ0          I/O 0         I/O 0                     DM5      DQ32  I/O 0                            I/O 0
      DQ1                                                           DQ33
      DQ2          I/O 1 D0      I/O 1 D4                           DQ34  I/O 1 D2                         I/O 1 D6
      DQ3          I/O 2         I/O 2                              DQ35  I/O 2                            I/O 2
      DQ4                                                           DQ36
      DQ5          I/O 3         I/O 3                              DQ37  I/O 3                            I/O 3
      DQ6          I/O 4         I/O 4                              DQ38  I/O 4                            I/O 4
      DQ7                                                           DQ39
                   I/O 5         I/O 5                                    I/O 5                            I/O 5
      DQ8                                                           DQ40
      DQ9          I/O 6         I/O 6                              DQ41  I/O 6                            I/O 6
      DQ10                                                          DQ42
      DQ11         I/O 7         I/O 7                              DQ43  I/O 7                            I/O 7
      DQ12                                                          DQ44
      DQ13         UDQS          UDQS                               DQ45  UDQS                             UDQS
      DQ14         UDQS          UDQS                               DQ46  UDQS                             UDQS
      DQ15         UDM           UDM                                DQ47  UDM                              UDM

                   I/O 8         I/O 8                                    I/O 8                            I/O 8
                   I/O 9         I/O 9                                    I/O 9                            I/O 9

                   I/O 10        I/O 10                                   I/O 10                           I/O 10

                   I/O 11        I/O 11                                   I/O 11                           I/O 11

                   I/O 12        I/O 12                                   I/O 12                           I/O 12

                   I/O 13        I/O 13                                   I/O 13                           I/O 13

                   I/O 14        I/O 14                                   I/O 14                           I/O 14

                   I/O 15        I/O 15                                   I/O 15                           I/O 15

DQS2               LDQS CS C O   LDQS CS C O               DQS6           LDQS CS C O                      LDQS CS C O
DQS2                         KD                   KD       DQS6                        KD                            KD
DM2                LDQS          LDQS                      DM6            LDQS                             LDQS
                             ET                   ET                                   ET                            ET
DQS3               LDM           LDM                       DQS7           LDM                              LDM
DQS3                                                       DQS7
DM3   DQ16         I/O 0         I/O 0                     DM7      DQ48  I/O 0                            I/O 0
      DQ17                                                          DQ49
      DQ18         I/O 1 D1      I/O 1 D5                           DQ50  I/O 1 D3                         I/O 1 D7
      DQ19         I/O 2         I/O 2                              DQ51  I/O 2                            I/O 2
      DQ20                                                          DQ52
      DQ21         I/O 3         I/O 3                              DQ53  I/O 3                            I/O 3
      DQ22                                                          DQ54
      DQ23         I/O 4         I/O 4                              DQ55  I/O 4                            I/O 4

      DQ24         I/O 5         I/O 5                              DQ56  I/O 5                            I/O 5
      DQ25         I/O 6         I/O 6                              DQ57  I/O 6                            I/O 6
      DQ26                                                          DQ58
      DQ27         I/O 7         I/O 7                              DQ59  I/O 7                            I/O 7
      DQ28                                                          DQ60
      DQ29         UDQS          UDQS                               DQ61  UDQS                             UDQS
      DQ30         UDQS          UDQS                               DQ62  UDQS                             UDQS
      DQ31         UDM           UDM                                DQ63  UDM                              UDM

                   I/O 8         I/O 8                                    I/O 8                            I/O 8

                   I/O 9         I/O 9                                    I/O 9                            I/O 9

                   I/O 10        I/O 10                                   I/O 10                           I/O 10
                   I/O 11        I/O 11                                   I/O 11                           I/O 11
                   I/O 12        I/O 12                                   I/O 12                           I/O 12

                   I/O 13        I/O 13                                   I/O 13                           I/O 13

                   I/O 14        I/O 14                                   I/O 14                           I/O 14

                   I/O 15        I/O 15                                   I/O 15                           I/O 15

                   3 + 5%

      BA0 - BA1              DDR2 SDRAMs D0 - D7      SCL  SCL
        A0 - A13             DDR2 SDRAMs D0 - D7
             RAS             DDR2 SDRAMs D0 - D7      SA0  A0 SPD
             CAS             DDR2 SDRAMs D0 - D7
               WE            DDR2 SDRAMs D0 - D7      SA1  A1                     SDA

                                                           A2       WP

                                                                                       * Clock Wiring

      VDDSPD                     Serial PD                                Clock Input      DDR2 SDRAMs
      VREF                       DDR2 SDRAMs D0 - D7
      VDD                        DDR2 SDRAMs D0 - D7, VDD and VDDQ        *CK0/CK0         4 DDR2 SDRAMs
      VSS                        DDR2 SDRAMs D0 - D7, SPD                 *CK1/CK1         4 DDR2 SDRAMs

                                                                                  * Wire per Clock Loading
                                                                                   Table/Wiring Diagrams

                                                      Notes :

                                                      1. DQ,DM, DQS/DQS resistors : 22 Ohms 5%.
                                                      2. BAx, Ax, RAS, CAS, WE resistors : 3.0 Ohms 5%.

                                                                                           Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                   DDR2 SDRAM

Functional Block Diagram: 256MB, 32Mx64 Module(Populated as 1 rank of x16 DDR2 SDRAMs)

                                            M470T3354CZ0

      3 + 5%

CKE0
ODT0
S0

DQS0                             LDQS CS O C         DQS4                 LDQS CS O C
DQS0                                                 DQS4
DM0                              LDQS      DK        DM4                  LDQS         DK

DQS1                             LDM       TE        DQS5                 LDM          TE
DQS1                                                 DQS5
DM1                        DQ0   I/O 0               DM5            DQ32  I/O 0
                           DQ1                                      DQ33
                           DQ2   I/O 1 D0            DQS6           DQ34  I/O 1 D2
                           DQ3   I/O 2               DQS6           DQ35  I/O 2
                           DQ4                       DM6            DQ36
                           DQ5   I/O 3                              DQ37  I/O 3
                           DQ6                       DQS7           DQ38
                           DQ7   I/O 4               DQS7           DQ39  I/O 4
                                                     DM7
                           DQ8   I/O 5                              DQ40  I/O 5
                           DQ9   I/O 6                              DQ41  I/O 6
                           DQ10                                     DQ42
                           DQ11  I/O 7                              DQ43  I/O 7
                           DQ12                                     DQ44
                           DQ13  UDQS                               DQ45  UDQS
                           DQ14  UDQS                               DQ46  UDQS
                           DQ15  UDM                                DQ47  UDM

                                 I/O 8                              DQ48  I/O 8
                                                                    DQ49
                                 I/O 9                              DQ50  I/O 9
                                                                    DQ51
                                 I/O 10                             DQ52  I/O 10
                                                                    DQ53
                                 I/O 11                             DQ54  I/O 11
                                                                    DQ55
                                 I/O 12                                   I/O 12
                                                                    DQ56
                                 I/O 13                             DQ57  I/O 13
                                                                    DQ58
                                 I/O 14                             DQ59  I/O 14
                                                                    DQ60
                                 I/O 15                             DQ61  I/O 15
                                                                    DQ62
DQS2                             LDQS CS O C                        DQ63  LDQS CS O C
DQS2                                       DK                                          DK
DM2                              LDQS                                     LDQS
                                           TE                                          TE
DQS3                             LDM                                      LDM
DQS3
DM3                        DQ16  I/O 0                                    I/O 0
                           DQ17
                           DQ18  I/O 1 D1                                 I/O 1 D3
                           DQ19  I/O 2                                    I/O 2
                           DQ20
                           DQ21  I/O 3                                    I/O 3
                           DQ22  I/O 4                                    I/O 4
                           DQ23
                                 I/O 5                                    I/O 5
                           DQ24
                           DQ25  I/O 6                                    I/O 6
                           DQ26
                           DQ27  I/O 7                                    I/O 7
                           DQ28
                           DQ29  UDQS                                     UDQS
                           DQ30  UDQS                                     UDQS
                           DQ31  UDM                                      UDM

                                 I/O 8                                    I/O 8

                                 I/O 9                                    I/O 9

                                 I/O 10                                   I/O 10

                                 I/O 11                                   I/O 11

                                 I/O 12                                   I/O 12

                                 I/O 13                                   I/O 13
                                 I/O 14                                   I/O 14
                                 I/O 15                                   I/O 15

                        3  DDR2 SDRAMs D0 - D3  SCL  SCL
BA0 - BA1
                                                SA0  A0 SPD
  A0 - A13
       RAS                 DDR2 SDRAMs D0 - D3  SA1  A1                   SDA
       CAS
         WE                DDR2 SDRAMs D0 - D3       A2    WP

    VDDSPD                 DDR2 SDRAMs D0 - D3
    VREF
    VDD                    DDR2 SDRAMs D0 - D3
    VSS
                                                                                       * Clock Wiring

                                 Serial PD                                Clock Input  DDR2 SDRAMs
                                 DDR2 SDRAMs D0 - D3
                                 DDR2 SDRAMs D0 - D3, VDD and VDDQ        *CK0/CK0     2 DDR2 SDRAMs
                                 DDR2 SDRAMs D0 - D3, SPD                 *CK1/CK1     2 DDR2 SDRAMs

                                                                                 * Wire per Clock Loading
                                                                                  Table/Wiring Diagrams

                                                                    Notes :

                                                                    1. DQ,DM, DQS/DQS resistors : 22 Ohms 5%.
                                                                    2. BAx, Ax, RAS, CAS, WE resistors : 3.0 Ohms 5%.

                                                                                           Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                               DDR2 SDRAM

Functional Block Diagram: 1GB, 128Mx64 Module(Populated as 2 ranks of x8 DDR2 SDRAMs)

                                             M470T2953CZ0

                      10 + 5%

             CKE1
             ODT1
             S1
             CKE0
             ODT0
             S0

             DQS0              DQS          CS0 O C    DQS     CS1 O C         DQS4        DQS     CS0 O C         DQS     CS1 O C
             DQS0              DQS                 DK  DQS            DK       DQS4        DQS            DK       DQS            DK
             DM0               DM                  TE  DM             TE       DM4         DM             TE       DM             TE
                                                   00                 11                                  00                      11
                      DQ0      I/O 0                   I/O 0                         DQ32  I/O 0                   I/O 0
                      DQ1      I/O 1        D0         I/O 1   D8                    DQ33  I/O 1   D4              I/O 1   D12
                      DQ2      I/O 2                   I/O 2                         DQ34  I/O 2                   I/O 2
                      DQ3      I/O 3                   I/O 3                         DQ35  I/O 3                   I/O 3
                      DQ4      I/O 4                   I/O 4                         DQ36  I/O 4                   I/O 4
                      DQ5      I/O 5                   I/O 5                         DQ37  I/O 5                   I/O 5
                      DQ6      I/O 6                   I/O 6                         DQ38  I/O 6                   I/O 6
                      DQ7      I/O 7                   I/O 7                         DQ39  I/O 7                   I/O 7

             DQS1              DQS CS0 O C             DQS CS1 O C             DQS5        DQS CS0 O C             DQS CS1 O C
             DQS1                                                              DQS5
             DM1               DQS          DK         DQS             DK      DM5         DQS       DK            DQS     DK

                               DM           TE         DM              TE                  DM        TE            DM      TE

                      DQ8      I/O 8        00         I/O 8           11            DQ40  I/O 8     00            I/O 8   11
                      DQ9                                                            DQ41
                      DQ10     I/O 9 D1                I/O 9 D9                      DQ42  I/O 9 D5                I/O 9 D13
                      DQ11     I/O 10                  I/O 10                        DQ43  I/O 10                  I/O 10
                      DQ12                                                           DQ44
                      DQ13     I/O 11                  I/O 11                        DQ45  I/O 11                  I/O 11
                      DQ14                                                           DQ46
                      DQ15     I/O 12                  I/O 12                        DQ47  I/O 12                  I/O 12

                               I/O 13                  I/O 13                              I/O 13                  I/O 13

                               I/O 14                  I/O 14                              I/O 14                  I/O 14

                               I/O 15                  I/O 15                              I/O 15                  I/O 15

             DQS2              DQS          CS0 O C    DQS     CS1 O C         DQS6        DQS     CS0 O C         DQS     CS1 O C
             DQS2              DQS                 DK  DQS            DK       DQS6        DQS            DK       DQS            DK
             DM2               DM                  TE  DM             TE       DM6         DM             TE       DM             TE
                                                   00                 11                                  00                      11
                      DQ16     I/O 0                   I/O 0                         DQ48  I/O 0                   I/O 0
                      DQ17     I/O 1        D2         I/O 1   D10                   DQ49  I/O 1   D6              I/O 1   D14
                      DQ18     I/O 2                   I/O 2                         DQ50  I/O 2                   I/O 2
                      DQ19     I/O 3                   I/O 3                         DQ51  I/O 3                   I/O 3
                      DQ20     I/O 4                   I/O 4                         DQ52  I/O 4                   I/O 4
                      DQ21     I/O 5                   I/O 5                         DQ53  I/O 5                   I/O 5
                      DQ22     I/O 6                   I/O 6                         DQ54  I/O 6                   I/O 6
                      DQ23     I/O 7                   I/O 7                         DQ55  I/O 7                   I/O 7

             DQS3              DQS CS0 O C             DQS CS1 O C             DQS7        DQS CS0 O C             DQS CS1 O C
             DQS3                                                              DQS7
             DM3               DQS          DK         DQS             DK      DM7         DQS       DK            DQS     DK

                               DM           TE         DM              TE                  DM        TE            DM      TE

                      DQ24     I/O 8        00         I/O 8           11            DQ56  I/O 8     00            I/O 8   11
                      DQ25                                                           DQ57
                      DQ26     I/O 9 D3                I/O 9 D11                     DQ58  I/O 9 D7                I/O 9 D15
                      DQ27     I/O 10                  I/O 10                        DQ59  I/O 10                  I/O 10
                      DQ28                                                           DQ60
                      DQ29     I/O 11                  I/O 11                        DQ61  I/O 11                  I/O 11
                      DQ30                                                           DQ62
                      DQ31     I/O 12                  I/O 12                        DQ63  I/O 12                  I/O 12

                               I/O 13                  I/O 13                              I/O 13                  I/O 13

                               I/O 14                  I/O 14                              I/O 14                  I/O 14

                               I/O 15                  I/O 15                              I/O 15                  I/O 15

             10 + 5%                                                                               * Clock Wiring

BA0 - BA1             DDR2 SDRAMs D0 - D15             SCL         SCL                     Clock Input DDR2 SDRAMs
  A0 - A13            DDR2 SDRAMs D0 - D15
       RAS            DDR2 SDRAMs D0 - D15             SA0         A0 SPD                  *CK0/CK0 8 DDR2 SDRAMs
       CAS            DDR2 SDRAMs D0 - D15
         WE           DDR2 SDRAMs D0 - D15             SA1         A1                SDA   *CK1/CK1 8 DDR2 SDRAMs

                                                                   A2      WP

                                                                                           * Wire per Clock Loading
                                                                                            Table/Wiring Diagrams

VDDSPD                         Serial PD                                             Notes :
VREF                           DDR2 SDRAMs D0 - D15
VDD                            DDR2 SDRAMs D0 - D15, VDD and VDDQ                    1. DQ,DM, DQS/DQS resistors : 22 Ohms 5%.
VSS                            DDR2 SDRAMs D0 - D15, SPD                             2. BAx, Ax, RAS, CAS, WE resistors : 3.0 Ohms 5%.

                                                                                                              Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                DDR2 SDRAM

Absolute Maximum DC Ratings

Symbol                               Parameter                   Rating             Units  Notes
  VDD      Voltage on VDD pin relative to Vss               - 1.0 V ~ 2.3 V           V       1
           Voltage on VDDQ pin relative to Vss              - 0.5 V ~ 2.3 V           V       1
VDDQ      Voltage on VDDL pin relative to Vss              - 0.5 V ~ 2.3 V           V       1
VDDL      Voltage on any pin relative to Vss               - 0.5 V ~ 2.3 V           V       1
VIN, VOUT  Storage Temperature                                                       C
  TSTG                                                        -55 to +100                   1, 2

1. Stresses greater than those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is a
      stress rating only and functional operation of the device at these or any other conditions above those indicated in the operational
      sections of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect reli-
      ability.

2. Storage Temperature is the case surface temperature on the center/top side of the DRAM. For the measurement conditions, please
      refer to JESD51-2 standard.

AC & DC Operating Conditions
Recommended DC Operating Conditions (SSTL - 1.8)

Symbol     Parameter                                Rating                   Units         Notes
                                                      Typ.
VDD       Supply Voltage                  Min.       1.8       Max.           V              4
VDDL       Supply Voltage for DLL          1.7        1.8        1.9           V              4
VDDQ       Supply Voltage for Output       1.7        1.8        1.9           V            1,2
VREF       Input Reference Voltage         1.7   0.50*VDDQ       1.9          mV              3
VTT       Termination Voltage        0.49*VDDQ      VREF   0.51*VDDQ          V
                                      VREF-0.04             VREF+0.04

    There is no specific device VDD supply voltage requirement for SSTL-1.8 compliance. However under all conditions VDDQ must
    be less than or equal to VDD.

1. The value of VREF may be selected by the user to provide optimum noise margin in the system. Typically the value of VREF is
    expected to be about 0.5 x VDDQ of the transmitting device and VREF is expected to track variations in VDDQ.

2. Peak to peak AC noise on VREF may not exceed +/-2% VREF(DC).
3. VTT of transmitting device must track VREF of receiving device.
4. AC parameters are measured with VDD, VDDQ and VDDDL tied together.

                                                                                    Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                               DDR2 SDRAM

Operating Temperature Condition

Symbol       Parameter                                       Rating                  Units     Notes

TOPER        Operating Temperature                           0 to 95                 C        1, 2, 3

1. Operating Temperature is the case surface temperature on the center/top side of the DRAM. For the measurement conditions, please refer
    to JESD51.2 standard.

2. At 85 - 95 C operation temperature range, doubling refresh commands in frequency to a 32ms period ( tREFI=3.9 us ) is required, and to
    enter to self refresh mode at this temperature range, an EMRS command is required to change internal refresh rate.

Input DC Logic Level

Symbol            Parameter                          Min.         Max.               Units     Notes
VIH(DC)      DC input logic high               VREF + 0.125   VDDQ + 0.3               V
VIL(DC)      DC input logic low                              VREF - 0.125              V
                                                     - 0.3

Input AC Logic Level

                                  DDR2-400, DDR2-533                     DDR2-667

Symbol             Parameter            Min.      Max.                Min.               Max.  Units
                                  VREF + 0.250      -           VREF + 0.200
VIH (ac)     ac input logic high                                                                 V
VIL (ac)     ac input logic low   -               VREF - 0.250                  VREF - 0.200     V

AC Input Test Conditions

   Symbol                           Condition                     Value            Units           Notes
VREF         Input reference voltage                         0.5 * VDDQ       V                1
VSWING(MAX)  Input signal maximum peak to peak swing         1.0              V                1
SLEW         Input signal minimum slew rate                  1.0              V/ns             2, 3

Notes:
1. Input waveform timing is referenced to the input signal crossing through the VIH/IL(AC) level applied to the device under test.
2. The input signal minimum slew rate is to be maintained over the range from VREF to VIH(AC) min for rising edges and the range from VREF

      to VIL(AC) max for falling edges as shown in the below figure.
3. AC timings are referenced with input waveforms switching from VIL(AC) to VIH(AC) on the positive transitions and VIH(AC) to VIL(AC) on the

     negative transitions.

                                  VSWING(MAX)                                                        VDDQ
                                                                                                     VIH(AC) min
                                     delta TF                         delta TR                       VIH(DC) min
                                                                                                     VREF
                                  Falling Slew =  VREF - VIL(AC) max       Rising Slew =             VIL(DC) max
                                                         delta TF                                    VIL(AC) max
                                                                                                     VSS

                                                                                               VIH(AC) min - VREF
                                                                                                      delta TR

                                                  < AC Input Test Signal Waveform >

                                                                                                                   Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                           DDR2 SDRAM

IDD Specification Parameters Definition

(IDD values are for full operating range of Voltage and Temperature)

Symbol Proposed Conditions                                                                                     Units Notes
                                                                                                                mA
IDD0   Operating one bank active-precharge current;                                                             mA
       tCK = tCK(IDD), tRC = tRC(IDD), tRAS = tRASmin(IDD); CKE is HIGH, CS\ is HIGH between valid com-
       mands; Address bus inputs are SWITCHING; Data bus inputs are SWITCHING                                   mA
                                                                                                                mA
IDD1   Operating one bank active-read-precharge current;                                                        mA
       IOUT = 0mA; BL = 4, CL = CL(IDD), AL = 0; tCK = tCK(IDD), tRC = tRC (IDD), tRAS = tRASmin(IDD), tRCD     mA
       = tRCD(IDD); CKE is HIGH, CS\ is HIGH between valid commands; Address businputs are SWITCHING;           mA
       Data pattern is same as IDD4W                                                                            mA

IDD2P  Precharge power-down current;                                                                            mA
       All banks idle; tCK = tCK(IDD); CKE is LOW; Other control and address bus inputs are STABLE; Data bus
       inputs are FLOATING                                                                                      mA

IDD2Q  Precharge quiet standby current;                                                                         mA
       All banks idle; tCK = tCK(IDD); CKE is HIGH, CS\ is HIGH; Other control and address bus inputsare STA-   mA
       BLE; Data bus inputs are FLOATING                                                                        mA
                                                                                                                mA
IDD2N  Precharge standby current;
       All banks idle; tCK = tCK(IDD); CKE is HIGH, CS\ is HIGH; Other control and address bus inputs are
       SWITCHING; Data bus inputs are SWITCHING

IDD3P  Active power-down current;                                         Fast PDN Exit MRS(12) = 0mA
       All banks open; tCK = tCK(IDD); CKE is LOW; Other control and      Slow PDN Exit MRS(12) = 1mA
       address bus inputs are STABLE; Data bus inputs are FLOATING

IDD3N  Active standby current;
       All banks open; tCK = tCK(IDD), tRAS = tRASmax(IDD), tRP = tRP(IDD); CKE is HIGH, CS\ is HIGH
       between valid commands; Other control and address bus inputs are SWITCHING; Data bus inputs are
       SWITCHING

IDD4W  Operating burst write current;
       All banks open, Continuous burst writes; BL = 4, CL = CL(IDD), AL = 0; tCK = tCK(IDD), tRAS = tRAS-
       max(IDD), tRP = tRP(IDD); CKE is HIGH, CS\ is HIGH between valid commands; Address bus inputs are
       SWITCHING; Data bus inputs are SWITCHING

IDD4R  Operating burst read current;
       All banks open, Continuous burst reads, IOUT = 0mA; BL = 4, CL = CL(IDD), AL = 0; tCK = tCK(IDD), tRAS
       = tRASmax(IDD), tRP = tRP(IDD); CKE is HIGH, CS\ is HIGH between valid commands; Address bus
       inputs are SWITCHING; Data pattern is same as IDD4W

IDD5B  Burst auto refresh current;
       tCK = tCK(IDD); Refresh command at every tRFC(IDD) interval; CKE is HIGH, CS\ is HIGH between valid
       commands; Other control and address bus inputs are SWITCHING; Data bus inputs are SWITCHING

IDD6   Self refresh current;                                              Normal
       CK and CK\ at 0V; CKE  0.2V; Other control and address bus inputs  Low Power
       are FLOATING; Data bus inputs are FLOATING

IDD7   Operating bank interleave read current;
       All bank interleaving reads, IOUT = 0mA; BL = 4, CL = CL(IDD), AL = tRCD(IDD)-1*tCK(IDD); tCK =
       tCK(IDD), tRC = tRC(IDD), tRRD = tRRD(IDD), tRCD = 1*tCK(IDD); CKE is HIGH, CS\ is HIGH between
       valid commands; Address bus inputs are STABLE during DESELECTs; Data pattern is same as IDD4R;
       Refer to the following page for detailed timing conditions

                                                                                                           Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                           DDR2 SDRAM

Operating Current Table(1-1) (TA=0oC, VDD= 1.9V)

M470T6554CZ0 : 64Mx64 512MB Module

Symbol   667@CL=4  667@CL=5              533@CL=4             400@CL=3         Unit  Notes

  IDD0   CD6  LD6  CE6              LE6  CD5             LD5  CCC         LCC   mA
  IDD1                                                                          mA
IDD2P   tbd  tbd       640                       580              560          mA
IDD2Q                                                                          mA
IDD2N   tbd  tbd       720                       660              640          mA
IDD3P-F                                                                         mA
IDD3P-S  tbd  tbd  80               tbd  80              48   80          48    mA
IDD3N                                                                          mA
IDD4W   tbd  tbd       280                       280              240          mA
IDD4R                                                                          mA
  IDD5   tbd  tbd       320                       280              280          mA
  IDD6                                                                          mA
  IDD7   tbd  tbd  280              tbd  240             200  240         200   mA

         tbd  tbd       96                        96               96

         tbd  tbd  380              tbd  340             320  340         320

         tbd  tbd  940              tbd  820             740  720         640

         tbd  tbd  960              tbd  820             720  700         620

         tbd  tbd       840                       800              780

         tbd  tbd  64               tbd  64              32   64          32

         tbd  tbd       1,560                     1,420            1,400

* Module IDD was calculated on the basis of component IDD and can be differently measured according to DQ loading cap.

M470T3354CZ0: 32Mx64 256MB Module

Symbol   667@CL=4  667@CL=5              533@CL=4             400@CL=3         Unit  Notes

  IDD0   CD6  LD6  CE6              LE6  CD5             LD5  CCC         LCC   mA
  IDD1                                                                          mA
IDD2P   tbd  tbd       480                       440              420          mA
IDD2Q                                                                          mA
IDD2N   tbd  tbd       560                       520              500          mA
IDD3P-F                                                                         mA
IDD3P-S  tbd  tbd  40               tbd  40              24   40          24    mA
IDD3N                                                                          mA
IDD4W   tbd  tbd       140                       140              120          mA
IDD4R                                                                          mA
  IDD5   tbd  tbd       160                       140              140          mA
  IDD6                                                                          mA
  IDD7   tbd  tbd  140              tbd  120             100  120         100   mA

         tbd  tbd       48                        48               48

         tbd  tbd  220              tbd  200             180  200         180

         tbd  tbd  780              tbd  680             600  580         500

         tbd  tbd  800              tbd  680             580  560         480

         tbd  tbd       680                       660              640

         tbd  tbd  32               tbd  32              16   32          16

         tbd  tbd       1,400                     1,280            1,260

* Module IDD was calculated on the basis of component IDD and can be differently measured according to DQ loading cap.

                                                                               Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                              DDR2 SDRAM

Operating Current Table(1-2) (TA=0oC, VDD= 1.9V)

M470T2953CZ0: 128Mx64 1GB Module

Symbol   667@CL=4             667@CL=5                           533@CL=4                400@CL=3                 Unit       Notes

  IDD0   CD6  LD6             CE6                  LE6          CD5          LD5        CCC           LCC          mA
  IDD1                                                                                                             mA
IDD2P   tbd  tbd                           1,040               960          960         960          880          mA
IDD2Q                                                                                                             mA
IDD2N   tbd  tbd                           1,120                    1,040                     1,000               mA
IDD3P-F                                                                                                            mA
IDD3P-S  tbd  tbd             160                  tbd          160          80          160          80           mA
IDD3N                                                                                                             mA
IDD4W   tbd  tbd                           560                      560                       480                 mA
IDD4R                                                                                                             mA
  IDD5   tbd  tbd                           640                      560                       560                 mA
  IDD6                                                                                                             mA
  IDD7   tbd  tbd             560                  tbd          480          400         480          400          mA

         tbd  tbd                           192                      192                       192

         tbd  tbd             760                  tbd          680          640         680          640

         tbd  tbd             1,560                tbd       1,320           1,240      1,200         1,160

         tbd  tbd             1,560                tbd       1,320           1,160      1,200         1,160

         tbd  tbd                           1,640                    1,560                     1,520

         tbd  tbd             128                  tbd          128          64          128          64

         tbd  tbd                           2,160                    2,080                     2,040

* Module IDD was calculated on the basis of component IDD and can be differently measured according to DQ loading cap.

Input/Output Capacitance(VDD=1.8V, VDDQ=1.8V, TA=25oC)

         Parameter                                      Symbol       Min            Max        Min           Max        Min  Max       Units
                                                                                                                                        pF
              Non-ECC                                                M470T6554CZ0              M470T3354CZ0             M470T2953CZ0

Input capacitance, CK and CK                       CCK                    -         32         -             24         -    48

Input capacitance, CKE , CS, Addr, RAS, CAS, WE CI                        -         34         -             34         -    42

Input/output capacitance, DQ, DM, DQS, DQS         CIO(400/533)           -         10         -             6          -    10

                                                   CIO(667)               -         9          -             5.5        -           9

Note: DM is internally loaded to match DQ and DQS identically.

                                                                                                                  Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                               DDR2 SDRAM

Electrical Characteristics & AC Timing for DDR2-667/533/400

              (0 C < TOPER < 95 C; VDDQ = 1.8V + 0.1V; VDD = 1.8V + 0.1V)

Refresh Parameters by Device Density

                Parameter                               Symbol                   256Mb 512Mb 1Gb 2Gb 4Gb Units

Refresh to active/Refresh command         tRFC                                    75       105 127.5 195 327.5 ns
time

                                                        0 C  TCASE  85C         7.8         7.8     7.8  7.8 7.8  s

Average periodic refresh interval         tREFI

                                                        85 C < TCASE  95C       3.9         3.9     3.9  3.9 3.9  s

Speed Bins and CL, tRCD, tRP, tRC and tRAS for Corresponding Bin

      Speed           DDR2-667(D6) DDR2-667(E6) DDR2-533(D5) DDR2-400(CC)                                  Units

Bin(CL - tRCD - tRP)           4-4-4                  5-5-5                4-4-4               3-3-3         ns
                                                                                                             ns
Parameter             min          max            min         max      min       max       min      max      ns
                                                                                                             ns
tCK, CL=3                  5          8           5           8        5          8        5          8      ns
                                                                                                             ns
tCK, CL=4                  3          8           3.75        8        3.75       8        5          8      ns

tCK, CL=5                  3          8           3           8        3.75       8        -          -

tRCD                       12                     15                   15                  15

tRP                        12                     15                   15                  15

tRC                        51                     54                   55                  55

tRAS                       39      70000          39          70000    40        70000     40       70000

Timing Parameters by Speed Grade
(Refer to notes for informations related to this table at the bottom)

     Parameter        Symbol              DDR2-667                   DDR2-533           DDR2-400      Units Notes

                                         min          max        min max             min      max       ps
                                                                                                        ps
DQ output access time tAC                -450           +450     -500     +500       -600     +600     tCK
from CK/CK                                                                                             tCK
                                                                                                        ps
DQS output access     tDQSCK             -400         +400       -450     +450       -500     +500      ps
time from CK/CK                                                                                         ps

CK high-level width   tCH                  0.45       0.55      0.45       0.55     0.45      0.55
                                           0.45       0.55      0.45       0.55     0.45      0.55
CK low-level width    tCL                min(tCL              min(tCL             min(tCL
                                          , tCH)         x     , tCH)        x     , tCH)       x
CK half period        tHP                 3000                 3750                5000
                                           175        8000      225        8000     275       8000
Clock cycle time, CL=x tCK                               x                   x                  x

DQ and DM input hold  tDH(base)
time

                                                                                                                   Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                              DDR2 SDRAM

Parameter              Symbol     DDR2-667     DDR2-533      DDR2-400      Units
                                                                             ps
                                  min    max   min max       min     max

DQ and DM input        tDS(base)  100    x     100     x     150     x
setup time

Control & Address      tIPW       0.6    x     0.6     x     0.6     x     tCK
input pulse width for
each input

DQ and DM input        tDIPW      0.35   x     0.35    x     0.35    x     tCK
pulse width for each
input

Data-out high-         tHZ        x      tAC   x       tAC   x       tAC   ps

impedance time from                      max           max           max

CK/CK

DQS low-impedance      tLZ(DQS)   tAC    tAC   tAC     tAC   tAC     tAC   ps
time from CK/CK
                                  min    max   min     max   min     max

DQ low-impedance       tLZ(DQ)    2*tAC  tAC   2* tAC  tAC   2* tAC  tAC   ps
time from CK/CK
                                  min    max   min     max   min     max

DQS-DQ skew for        tDQSQ      x      240   x       300   x       350   ps
DQS and associated
DQ signals

DQ hold skew factor    tQHS          x    340  x       400   x       450   ps
                                           x
DQ/DQS output hold     tQH        tHP -        tHP -   x     tHP -   x     ps
                                  tQHS   0.25
time from DQS                                  tQHS          tQHS
                                  -0.25
Write command to first tDQSS                   -0.25   0.25  -0.25   0.25  tCK
DQS latching transition

DQS input high pulse   tDQSH      0.35   x     0.35    x     0.35    x     tCK
width

DQS input low pulse    tDQSL      0.35   x     0.35    x     0.35    x     tCK
width

DQS falling edge to    tDSS       0.2    x     0.2     x     0.2     x     tCK
CK setup time

DQS falling edge hold  tDSH       0.2    x     0.2     x     0.2     x     tCK
time from CK

Mode register set      tMRD       2      x     2       x     2       x     tCK
command cycle time

Write postamble        tWPST      0.4    0.6   0.4     0.6   0.4     0.6   tCK

Write preamble         tWPRE      0.35   x     0.35    x     0.35    x     tCK

Address and control    tIH(base)  275    x     375     x     475     x     ps
input hold time

Address and control    tIS(base)  200    x     250     x     350     x     ps
input setup time

Read preamble          tRPRE      0.9    1.1   0.9     1.1   0.9     1.1   tCK

Read postamble         tRPST      0.4    0.6   0.4     0.6   0.4     0.6   tCK

Active to active       tRRD       7.5    x     7.5     x     7.5     x     ns
command period for
1KB page size
products

                                                                                  Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                      DDR2 SDRAM

Parameter               Symbol  DDR2-667        DDR2-533         DDR2-400        Units  Rev. 1.1 Mar. 2005
                                                                                   ns
                                min     max     min max          min     max

Active to active        tRRD    10      x       10      x        10      x
command period for      tFAW
2KB page size           tFAW    37.5            37.5             37.5            ns
products
                                50              50               50              ns
Four Activate Window
for 1KB page size
products

Four Activate Window
for 2KB page size
products

CAS to CAS command tCCD         2               2                2               tCK
delay

Write recovery time     tWR     15      x       15      x        15      x       ns

Auto precharge write    tDAL    WR+tR   x       WR+tR   x        WR+tR   x       tCK
recovery + precharge
time                            P               P                P

Internal write to read  tWTR    7.5     x       7.5     x        10      x       ns
command delay

Internal read to        tRTP    7.5             7.5              7.5             ns
precharge command
delay

Exit self refresh to a  tXSNR   tRFC +          tRFC +           tRFC +          ns
non-read command
                                10              10               10

Exit self refresh to a  tXSRD   200             200              200             tCK
read command

Exit precharge power tXP        2       x       2       x        2       x       tCK
down to any non-read
command

Exit active power down tXARD    2       x       2       x        2       x       tCK
to read command

Exit active power down  tXARDS  7 - AL          6 - AL           6 - AL          tCK
to read command         tCKE
(slow exit, lower               3               3                3               tCK
power)

CKE minimum pulse
width
(high and low pulse
width)

ODT turn-on delay       tAOND   2       2       2       2        2       2       tCK

ODT turn-on             tAON    tAC(mi tAC(m tAC(mi tAC(m tAC(mi tAC(ma          ns

                                n)      ax)+0.  n)      ax)+1    n)      x)+1

                                        7

ODT turn-on(Power-      tAONPD  tAC(mi 2tCK+t tAC(mi 2tCK+t tAC(mi 2tCK+t        ns
Down mode)
                                n)+2    AC(ma   n)+2    AC(ma    n)+2    AC

                                        x)+1            x)+1             (max)+

                                                                         1

ODT turn-off delay      tAOFD   2.5     2.5     2.5     2.5      2.5     2.5     tCK
ODT turn-off            tAOF
                                tAC(mi tAC(m tAC(min) tAC(ma tAC(mi tAC(max      ns

                                n)      ax)+            x)+ 0.6  n)      )+ 0.6

                                        0.6
256MB, 512MB, 1GB Unbuffered SODIMMs                                                    DDR2 SDRAM

Parameter             Symbol  DDR2-667         DDR2-533         DDR2-400         Units

                               min      max     min      max    min      max

ODT turn-off (Power-  tAOFPD  tAC(mi   2.5tCK  tAC(mi   2.5tCK  tAC(mi 2.5tCK    ns
Down mode)                     n)+2    +tAC(    n)+2       +
                                       max)+                    n)+2     +
                                                        tAC(m
                                          1             ax)+1            tAC(ma

                                                                         x)+1

ODT to power down     tANPD   3                3                3                tCK
entry latency         tAXPD
                      tOIT    8                8                8                tCK
ODT power down exit   tDelay
latency                       0        12      0        12      0        12      ns

OCD drive mode                tIS+tCK          tIS+tCK          tIS+tCK          ns
output delay
                              +tIH             +tIH             +tIH
Minimum time clocks
remains ON after CKE
asynchronously drops
LOW

                                                                                        Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                                                      DDR2 SDRAM

Physical Dimensions: 32Mbx16 based 64Mx64 Module(2 Rank)                                                                                              3.8 mm
                                                                                                                                                            Max
                                       M470T6554CZ0

                                                                          67.60 mm
                                                                                                                                    2.00

6.00                     a                                           b                         4.00 0.10
                                                 SPD1
                                                                                                    20.00
                                                                                                            30.00

                                                                                          199

             11.40                                            47.40                                                                                     1.1 mm
             16.25                                  63.00                                                                                                    Max

2                   a                                                                     200

                                                                                               30.00

                                 67.60 mm

                                DETAIL a                                                                           DETAIL b

FRONT SIDE                                            BACK SIDE                                                            0.60
                                                                                                                        0.45 0.03
        4.20                                          4.00 0.10             1.0 0.05                                                          2.55
                                                                                                                                          0.20 0.15
2.70 0.10         1.50 0.10

                                 1.80 0.10                                  2.40 0.10

4.00 0.10         1.0 0.05                                          4.20

The used device is 32M x16 DDR2 SDRAM, FBGA.
DDR2 SDRAM Part NO : K4T51163QC

                                                                                                                                          Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                                                      DDR2 SDRAM

Physical Dimensions: 32Mbx16 based 32Mx64 Module(1 Rank)                                                                                          2.45 mm
                                                                                                                                                       Max
                                       M470T3354CZ0

                                                                          67.60 mm
                                                                                                                                    2.00

6.00                                                                                      4.00 0.10
                                                 SPD
                                                                                               20.00
                         a                            b                                                30.00
1
                                                                                     199

             11.40                         47.40                                                                                                        1.1 mm
             16.25               63.00                                                                                                                      Max

2                   a                                                                200

                                                                                          30.00

                                 67.60 mm

                                DETAIL a                                                                      DETAIL b

FRONT SIDE                                            BACK SIDE                                                       0.60
                                                                                                                   0.45 0.03
        4.20                                          4.00 0.10        1.0 0.05                                                               2.55
                                                                                                                                          0.20 0.15
2.70 0.10         1.50 0.10

                                 1.80 0.10                             2.40 0.10

4.00 0.10         1.0 0.05                                     4.20

The used device is 32M x16 DDR2 SDRAM, FBGA.
DDR2 SDRAM Part NO : K4T51163QC

                                                                                                                                          Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs                                                                            DDR2 SDRAM

Physical Dimensions: 64Mbx8 based 128Mx64 Module(2 Ranks)                                                                  3.8 mm
                                                                                                                               max
                                       M470T2953CZ0

                                  67.60 mm                                2.00

                                        SPD

6.00                                                                      4.00 0.10

                               a               b                               20.00
      1                                                                                30.00

                                                                     199

             11.40                          47.40                                                                             1.1mm
             16.25                63.00                                                                                        max

      2             a                                                200

                                                                          30.00

                                  67.60 mm

                                  DETAIL a                                                    DETAIL b

      FRONT SIDE                               BACK SIDE                                              0.60
                                                                                                   0.45 0.03
              4.20                4.00 0.10            1.0 0.05                                                     2.55
                                                                                                                0.20 0.15
2.70 0.10         1.50 0.10

                                  1.80 0.10            2.40 0.10

4.00 0.10         1.0 0.05                     4.20

The used device is 64M x8 DDR2 SDRAM, FBGA.
DDR2 SDRAM Part NO : K4T51083QC

                                                                                                                Rev. 1.1 Mar. 2005
256MB, 512MB, 1GB Unbuffered SODIMMs         DDR2 SDRAM

Revision History

Revision 1.0 (Mar. 2005)

  - Initial Release

Revision 1.1 (Mar. 2005)

- Changed IDD0/IDD3N/IDD3P current values.
- Added Lowpower current values.

                                             Rev. 1.1 Mar. 2005
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