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K6R1016V1D-UI08/10

器件型号:K6R1016V1D-UI08/10
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

64Kx16 Bit High-Speed CMOS Static RAM(3.3V Operating) Operated at Commercial and Industrial Temperature Ranges.

K6R1016V1D-UI08/10器件文档内容

K6R1004V1D                                                                   PRELIMINARY
                                                                      PRCEMLOIfMoSrISNARATA&RMTY

Document Title

   64Kx16 Bit High-Speed CMOS Static RAM(3.3V Operating)
   Operated at Commercial and Industrial Temperature Ranges.

Revision History

Rev. No.  History                                                     Draft Data          Remark

Rev. 0.0  Initial document.                                           May. 11. 2001       Preliminary
Rev. 0.1  Speed bin modify                                            June. 18. 2001      Preliminary
Rev. 0.2  Current modify                                              September. 9. 2001  Preliminary

Rev. 1.0  1. Final datasheet release                                  December. 18. 2001 Final

          2. Delete 12ns speed bin.

          3. Change Icc for Industrial mode.

                   Item                       Previous       Current
                                                              90mA
          ICC(Industrial)    8ns              100mA           75mA
                             10ns             85mA

Rev. 2.0  1. Delete UB,LB releated timing diagram.                    June. 19. 2002      Final
Rev. 3.0  1. Add the Lead Free Package type.                          July. 26, 2004      Final

The attached data sheets are prepared and approved by SAMSUNG Electronics. SAMSUNG Electronics CO., LTD. reserve the right to change the
specifications. SAMSUNG Electronics will evaluate and reply to your requests and questions on the parameters of this device. If you have any ques-
tions, please contact the SAMSUNG branch office near your office, call or contact Headquarters.

                                                        -1-                                 Rev. 3.0
                                                                                          July 2004
K6R1004V1D                                                                                PRELIMINARY
                                                                                   PRCEMLOIfMoSrISNARATA&RMTY

1Mb Async. Fast SRAM Ordering Information

Org.        Part Number                     VDD(V) Speed ( ns )  PKG               Temp. & Power

256K x4 K6R1004C1D-J(K)C(I) 10              5         10         J : 32-SOJ
             K6R1004V1D-J(K)C(I) 08/10
             K6R1008C1D-J(K,T,U)C(I) 10     3.3       8/10       K: 32-SOJ(LF)

128K x8                                     5         10         J : 32-SOJ        C : Commercial Temperature
             K6R1008V1D-J(K,T,U)C(I) 08/10
                                            3.3       8/10       K : 32-SOJ(LF)    ,Normal Power Range
             K6R1016C1D-J(K,T,U,E)C(I) 10                        T : 32-TSOP2
                                                                 U : 32-TSOP2(LF) I : Industrial Temperature
64K x16 K6R1016V1D-J(K,T,U,E)C(I) 08/10                                            ,Normal Power Range

                                            5         10         J : 44-SOJ

                                                                 K : 44-SOJ(LF)

                                                                 T : 44-TSOP2

                                            3.3       8/10       U : 44-TSOP2(LF)

                                                                 E : 48-TBGA

                                                 -2-                                 Rev. 3.0
                                                                                   July 2004
K6R1004V1D                                                                             PRELIMINARY
                                                                                PRCEMLOIfMoSrISNARATA&RMTY

256K x 4 Bit (with OE) High-Speed CMOS Static RAM(3.3V Operating)

FEATURES                                                          GENERAL DESCRIPTION

Fast Access Time 8,10ns(Max.)                                   The K6R1004V1D is a 1,048,576-bit high-speed Static Random
Low Power Dissipation                                           Access Memory organized as 262,144 words by 4 bits.
                                                                  The K6R1004V1D uses 4 common input and output lines and
    Standby (TTL) : 20mA(Max.)                                    has an output enable pin which operates faster than address
                (CMOS) : 5mA(Max.)                                access time at read cycle. The device is fabricated using
                                                                  SAMSUNGs advanced CMOS process and designed for
   Operating //K6R1004V1D-08: 80mA(Max.)                          high-speed circuit technology. It is particularly well suited for
                    K6R1004V1D-10: 65mA(Max.)                     use in high-density high-speed system applications. The
                                                                  K6R1004V1D is packaged in a 400 mil 32-pin plastic SOJ.
Single 3.30.3V Power Supply
TTL Compatible Inputs and Outputs
Fully Static Operation

    - No Clock or Refresh required
Three State Outputs
Center Power/Ground Pin Configuration
Standard Pin Configuration :

                   K6R1004V1D-J : 32-SOJ-400
                   K6R1004V1D-K : 32-SOJ-400 (Lead-Free)
Operating in Commercial and Industrial Temperature range.

                                                                  PIN CONFIGURATION(Top View)

    FUNCTIONAL BLOCK DIAGRAM                                      N.C 1              32 A17
                                                                  A0 2               31 A16
             Clk Gen.    Pre-Charge Circuit                       A1 3               30 A15
                            Memory Array                          A2 4               29 A14
A0                            512 Rows                            A3 5          SOJ  28 A13
A1                         512x4 Columns                          CS 6               27 OE
A2           Row Select      I/O Circuit &                        I/O1 7             26 I/O4
A3                         Column Select                          Vcc 8              25 Vss
A4           Data                                                 Vss 9              24 Vcc
A5           Cont.                                                I/O2 10            23 I/O3
A6                                                                WE 11              22 A12
A7                                                                A4 12              21 A11
A8                                                                A5 13              20 A10
                                                                  A6 14              19 A9
I/O1 ~ I/O4                                                       A7 15              18 A8
                                                                  N.C 16             17 N.C

             CLK                                                  PIN FUNCTION
             Gen.

                         A9 A10 A11 A12 A13 A14 A15 A16 A17       Pin Name                       Pin Function
                                                                   A0 - A17     Address Inputs
CS                                                                    WE        Write Enable
WE                                                                    CS        Chip Select
OE                                                                    OE        Output Enable
                                                                                Data Inputs/Outputs
                                                                  I/O1 ~ I/O4   Power(+3.3V)
                                                                      VCC       Ground
                                                                      VSS       No Connection
                                                                      N.C

                                                             -3-                                                 Rev. 3.0
                                                                                                               July 2004
K6R1004V1D                                                                                                                PRELIMINARY
                                                                                                                   PRCEMLOIfMoSrISNARATA&RMTY

ABSOLUTE MAXIMUM RATINGS*

                     Parameter                                        Symbol                            Rating                 Unit
                                                                      VIN, VOUT                       -0.5 to 4.6               V
Voltage on Any Pin Relative to VSS                                                                    -0.5 to 4.6               V
                                                                         VCC                                                    W
Voltage on VCC Supply Relative to VSS                                     Pd                                1                   C
                                                                         TSTG                         -65 to 150                C
Power Dissipation                                                         TA                                                    C
                                                                          TA                            0 to 70
Storage Temperature                                                                                   -40 to 85

Operating Temperature      Commercial

                           Industrial

* Stresses greater than those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress rating only and
  functional operation of the device at these or any other conditions above those indicated in the operating sections of this specification is not implied.
  Exposure to absolute maximum rating conditions for extended periods may affect reliability.

RECOMMENDED DC OPERATING CONDITIONS(TA=0 to 70C)

        Parameter                      Symbol                 Min                Typ                               Max            Unit

Supply Voltage                                 VCC            3.0                3.3                               3.6              V

Ground                                         VSS                 0                         0                     0                V

Input High Voltage                             VIH            2.0                            -             VCC+0.3**                V

Input Low Voltage                              VIL            -0.3*                          -                     0.8              V

* VIL(Min) = -2.0V a.c (Pulse Width  8ns) for I  20mA.
** VIH(Max) = VCC + 2.0V a.c (Pulse Width  8ns) for I  20mA.

DC AND OPERATING CHARACTERISTICS*(TA=0 to 70C, Vcc=3.30.3V, unless otherwise specified)

          Parameter        Symbol                                           Test Conditions                             Min Max Unit
Input Leakage Current          ILI
Output Leakage Current        ILO              VIN=VSS to VCC                                                              -2  2           A

Operating Current             ICC              CS=VIH or OE=VIH or WE=VIL                                                  -2  2           A
                                               VOUT=VSS to VCC
                                                                                                Com.       8ns             -   80          mA
                                               Min. Cycle, 100% Duty                                       10ns
                                               CS=VIL, VIN=VIH or VIL, IOUT=0mA                            8ns             -   65
                                                                                                           10ns
                                                                                                Ind.                       -   90

                                                                                                                           -   75

Standby Current                 ISB            Min. Cycle, CS=VIH                                                          -   20          mA

                           ISB1                f=0MHz, CSVCC-0.2V,                                                         -   5

                                               VINVCC-0.2V or VIN0.2V

Output Low Voltage Level        VOL            IOL=8mA                                                                     -   0.4         V

Output High Voltage Level  VOH                 IOH=-4mA                                                                 2.4    -           V

* The above parameters are also guaranteed at industrial temperature range.

CAPACITANCE*(TA=25C, f=1.0MHz)

        Item                                   Symbol         Test Conditions                         TYP               Max          Unit

Input/Output Capacitance                       CI/O                   VI/O=0V                         -                 8            pF

Input Capacitance                              CIN                    VIN=0V                          -                 6            pF

* Capacitance is sampled and not 100% tested.

                                                                   -4-                                                                Rev. 3.0
                                                                                                                                    July 2004
K6R1004V1D                                                                                    PRELIMINARY
                                                                                       PRCEMLOIfMoSrISNARATA&RMTY

AC CHARACTERISTICS(TA=0 to 70C, VCC=3.30.3V, unless otherwise noted.)

TEST CONDITIONS

                           Parameter                                                   Value

Input Pulse Levels                                                                   0V to 3V

Input Rise and Fall Times                                                              3ns

Input and Output timing Reference Levels                                               1.5V

Output Loads                                                                      See below

Output Loads(A)                            RL = 50                           Output Loads(B)                            +3.3V
DOUT                                                                         for tHZ, tLZ, tWHZ, tOW, tOLZ & tOHZ       319
                                                        VL = 1.5V
                   ZO = 50                                                                           DOUT               5pF*
                                              30pF*
                                                                                                  353

* Capacitive Load consists of all components of the                               * Including Scope and Jig Capacitance
  test environment.

READ CYCLE*

Parameter                             Symbol            K6R1004V1D-08                 K6R1004V1D-10                      Unit

                                                    Min                      Max  Min                              Max    ns
                                                                                                                          ns
Read Cycle Time                       tRC           8                        -    10                               -      ns
                                                                                                                          ns
Address Access Time                   tAA            -                       8    -                                10     ns
                                                                                                                          ns
Chip Select to Output                 tCO            -                       8    -                                10     ns
                                                                                                                          ns
Output Enable to Valid Output         tOE            -                       4    -                                5      ns
                                                                                                                          ns
Chip Enable to Low-Z Output           tLZ           3                        -    3                                -      ns

Output Enable to Low-Z Output         tOLZ          0                        -    0                                -

Chip Disable to High-Z Output         tHZ           0                        4    0                                5

Output Disable to High-Z Output       tOHZ          0                        4    0                                5

Output Hold from Address Change       tOH           3                        -    3                                -

Chip Selection to Power Up Time       tPU           0                        -    0                                -

Chip Selection to Power DownTime      tPD            -                       8    -                                10

* The above parameters are also guaranteed at industrial temperature range.

                                                         -5-                                                              Rev. 3.0
                                                                                                                        July 2004
K6R1004V1D                                                                                                PRELIMINARY
                                                                                                   PRCEMLOIfMoSrISNARATA&RMTY

WRITE CYCLE*

              Parameter        Symbol               K6R1004V1D-08                          K6R1004V1D-10       Unit

Write Cycle Time                  tWC  Min                                   Max       Min         Max          ns
Chip Select to End of Write       tCW                                                                           ns
Address Set-up Time               tAS  8                                     -         10                 -     ns
Address Valid to End of Write     tAW                                                                           ns
Write Pulse Width(OE High)        tWP  6                                     -         7                  -     ns
Write Pulse Width(OE Low)        tWP1                                                                           ns
Write Recovery Time               tWR  0                                     -         0                  -     ns
Write to Output High-Z           tWHZ                                                                           ns
Data to Write Time Overlap        tDW  6                                     -         7                  -     ns
Data Hold from Write Time         tDH                                                                           ns
End of Write to Output Low-Z      tOW  6                                     -         7                  -     ns

                                       8                                     -         10                 -

                                       0                                     -         0                  -

                                       0                                     4         0                  5

                                       4                                     -         5                  -

                                       0                                     -         0                  -

                                       3                                     -         3                  -

* The above parameters are also guaranteed at industrial temperature range.

TIMING DIAGRAMS

TIMING WAVEFORM OF READ CYCLE(1) (Address Controlled, CS=OE=VIL, WE=VIH)

                                                                                  tRC

Address                                             tOH     tAA
Data Out
                               Previous Valid Data                                                 Valid Data

TIMING WAVEFORM OF READ CYCLE(2) (WE=VIH)

Address                                                               tRC                          tHZ(3,4,5)
CS
                                                    tAA
                                                     tCO

OE                     High-Z                          tOE                             Valid Data        tOHZ
                                             tOLZ                                                        tDH
Data out      ICC                       tLZ(4,5)
VCC           ISB                                                                                   tPD
Current                                tPU                                                         50%
                                               50%

                                                         -6-                                                     Rev. 3.0
                                                                                                               July 2004
K6R1004V1D                                                                                  PRELIMINARY
                                                                                     PRCEMLOIfMoSrISNARATA&RMTY

          NOTES(READ CYCLE)

          1. WE is high for read cycle.
          2. All read cycle timing is referenced from the last valid address to the first transition address.
          3. tHZ and tOHZ are defined as the time at which the outputs achieve the open circuit condition and are not referenced to VOH or

             VOL levels.
          4. At any given temperature and voltage condition, tHZ(Max.) is less than tLZ(Min.) both for a given device and from device to

             device.
          5. Transition is measured 200mV from steady state voltage with Load(B). This parameter is sampled and not 100% tested.
          6. Device is continuously selected with CS=VIL.
          7. For common I/O applications, minimization or elimination of bus contention conditions is necessary during read and write cycle.

TIMING WAVEFORM OF WRITE CYCLE(1) (OE= Clock)

Address                                                    tWC                       tWR(5)
OE                                                tAW
CS
WE                                                        tCW(3)
Data in
Data out            tAS(4)                              tWP(2)

                                                                         tDW         tDH

            High-Z                                                       Valid Data

                                tOHZ(6)

                                                                  High-Z(8)

TIMING WAVEFORM OF WRITE CYCLE(2) (OE=Low Fixed)

Address                                                    tWC                       tWR(5)
CS                                                tAW
WE                      tAS(4)
Data in     High-Z                                        tCW(3)
Data out                                                        tWP1(2)

                                                                         tDW         tDH

                                                                         Valid Data

                                               tWHZ(6)                               tOW

                                                                  High-Z(8)                  (10)  (9)

                                -7-                                                                  Rev. 3.0
                                                                                                   July 2004
K6R1004V1D                                                                                           PRELIMINARY
                                                                                              PRCEMLOIfMoSrISNARATA&RMTY

TIMING WAVEFORM OF WRITE CYCLE(3) (CS=Controlled)

Address                                                                 tWC                   tWR(5)
CS
WE                                       tAS(4)                tAW
Data in                                                              tCW(3)
Data out                  High-Z
                                                                          tWP(2)
                                                     tLZ
                                                                                  tDW         tDH
                          High-Z
                                                                                  Valid Data          High-Z

                                                          tWHZ(6)

                                                                                                   High-Z(8)

          NOTES(WRITE CYCLE)

          1. All write cycle timing is referenced from the last valid address to the first transition address.
          2. A write occurs during the overlap of a low CS and WE. A write begins at the latest transition CS going low and WE going low ;

             A write ends at the earliest transition CS going high or WE going high. tWP is measured from the beginning of write to the end of

             write.

          3. tCW is measured from the later of CS going low to end of write.

          4. tAS is measured from the address valid to the beginning of write.

          5. tWR is measured from the end of write to the address change. tWR applied in case a write ends as CS or WE going high.

          6. If OE, CS and WE are in the Read Mode during this period, the I/O pins are in the output low-Z state. Inputs of opposite phase
             of the output must not be applied because bus contention can occur.

          7. For common I/O applications, minimization or elimination of bus contention conditions is necessary during read and write cycle.
          8. If CS goes low simultaneously with WE going or after WE going low, the outputs remain high impedance state.
          9. Dout is the read data of the new address.
          10.When CS is low : I/O pins are in the output state. The input signals in the opposite phase leading to the output should not be

             applied.

FUNCTIONAL DESCRIPTION

CS                    WE  OE        Mode                                          I/O Pin             Supply Current
                                 Not Select                                       High-Z                   ISB, ISB1
H                     X   X*  Output Disable                                      High-Z                      ICC
                                                                                   DOUT                       ICC
L                     H   H         Read                                                                      ICC
                                    Write                                           DIN
L                     H   L

L                     L   X

* X means Dont Care.

                                                          -8-                                                   Rev. 3.0
                                                                                                              July 2004
K6R1004V1D                                                                                PRELIMINARY
                                                                                  PRCEMLOIfMoSrISNARATA&RMTY
PACKAGE DIMENSIONS
      32-SOJ-400                                                                               Units:millimeters/Inches

                           #32                                        #17

11.18  0.12                                                                            10.16                          9.40 0.25
0.440  0.005                                                                              0.400                     0.370 0.010

                                                                                                                     0.20   +0.10
                                                                                                                            -0.05

                  #1                                                  #16                                            0.008  +0.004
                                                                                                                            -0.002

                                         21.36  MAX                                               0.69   MIN
                                         0.841                                                    0.027

                                         20.95 0.12
                                         0.825 0.005

                                                                           (  1.30   )                        0.10
                                                                              0.051                           0.004
                                                                                        3.76      MAX                MAX
                                                                           (  1.30   )  0.148
                                                                              0.051

        0.95          0.43  +0.10        1.27          0.71   +0.10
       0.0375               -0.05        0.050                -0.05
(              )
                      0.017+-00..000024                0.028  +0.004
                                                              -0.002

                                                       -9-                                                             Rev. 3.0
                                                                                                                     July 2004
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